איפיון ותיכנון של תאי זיכרון מטמון המאכסנים 3 רמות לוגיות

Year: 
Advisor: 
Study program: 

Design and analysis of a trinary cache memory

תיאור הפרויקט:

זיכרונות מטמון תופסים מעל 50% משטח מערכות-על-שבב ומהוות את הצרכן העיקרי של הספק סטטי. על ידי תיכנון ומימוש תא זיכרון המסוגל לאכסן יותר מ2 רמות לוגיות ניתן להקטין משמעותית את השטח וההספק לביט של הזיכרון.בפרוייקט זה תבוצע אנליזה של הזיכרונות הקיימים ויבוצע תיכנון מלא של זיכרון המכיל 3 רמות לוגיות בתא כולל פריפריות.

תכולת הפרויקט:

בשלב הראשון יבוצע סקר ספרות של הפתרונות הקיימים מבחינת תאי זיכרון סטטי ודינמי שונים. תא הזיכרון המתאים ביותר למימוש יבחר, תוך ביצוע שינויים אם נדרש.
בשלב השני, יבוצע תיכנון למעגלי קריאה המסוגלים להמיר את המתח האנלוגי הנמצע בתא ל2 ערכים דיגיטליים המאפיינים את אחת משלושת הרמות הלוגיות האפשריות.

דרישות:

מעגלים אלקטרונים ספרתיים ומעבדת VLSI

בשיתוף עם:

מקורות:

[1] “International technology roadmap for semiconductors,” 2009. [Online]. Available: http://www.itrs.net
[4] [2] P. Meinerzhagen et al., “Design and failure analysis of logic-compatible
[5] multilevel gain-cell-based DRAM for fault-tolerant VLSI systems,” in Proc. IEEE GLSVLSI, 2011.
[6] [3]  P. Gillingham, “A sense and restore technique for multilevel DRAM,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 43, no. 7, pp. 483–486, Jul. 1996.

email: robert.giterman@biu.ac.il