מימוש טכניקת Razor על מערכי זיכרון

Implementation of Razor technique on memory array

תיאור הפרויקט:

Razor הינה טכניקה המאפשרת להימנע ממרווח הביטחון שיש לקחת בחשבון בשלב התכנון בעזרת איתור ותיקון שגיאות שהתרחשו תוך כדי פעולת המערכת. הרעיון המקורי היה להשתמש בflip flops מיוחדים במסלול הקריטי אשר יידעו להתמודד עם  טעויות הנובעות מתזמון הסיגנלים וכתוצאה מכך לאפשר הפעלה של כל הלוגיקה בשבב במתח נמוך יותר ולחסוך משמעותית בצריכת הספק. הפרויקט יעסוק בהסבת הרעיון העומד מאחורי טכניקת Razor למימוש על מערכי זיכרון. זיכרון cache תופס חלק משמעותי כמעט מכל צ'יפ ובהרבה מהמקרים מהווה את צוואר הבקבוק מבחינת שיפור צריכת ההספק של השבב. מימוש הקונספט של Razor על מערכי זיכרון פותח הזדמנות לשיפור תדר הפעולה ולהורדת המתח לזיכרון.

תכולת הפרויקט:

בשלב הראשון יידרשו הסטודנטים לחקור את הקונספט העומד מאחורי טכניקת Razor ולבחון את הפתרונות הקיימים. השלב השני יכלול מימוש הטכניקה על מערכי זיכרון בעזרת כלי סימולציה (cadence).

דרישות:

מעגלים אלקטרונים ספרתיים ומעבדת VLSI

בשיתוף עם:

מקורות:

[1] Ernst, Dan, et al. "Razor: A low-power pipeline based on circuit-level timing speculation." Microarchitecture, 2003. MICRO-36. Proceedings. 36th Annual IEEE/ACM International Symposium on. IEEE, 2003.
[2] Das, Shidhartha. Razor: A Variability-Tolerant Design Methodology for Low-Power and Robust Computing. ProQuest, 2009.
[3] Brant, Alexander, et al. "Safe Overclocking of Tightly Coupled CGRAs and Processor Arrays using Razor." Field-Programmable Custom Computing Machines (FCCM), 2013 IEEE 21st Annual International Symposium on. IEEE, 2013.

email: robert.giterman@biu.ac.il