Efficient Hipper-Threaded RISCV Barrel processor

הרקע לפרויקט:

עבור יישומים רבים נדרשת יכולת ניצול מקסימלי של משאבי המעבד להרצה במקביל של כמות גדולה ככל שניתן של תהליכים יחסית. במעבדים מסוג זה המטרה היא להשיג התפוקה מצטברת מקסימלית של כלל התהליכים הרצים כאשר זמן הריצה של כל תהליך שלעצמו מתחילתו ועד סוף הינו בעל חשיבות משנית.

מטרת הפרויקט:

פיתוח ומימוש גרסת תת-מעבד מזערי על בסיס ארכיטקטורת ריסק-5 אשר מספק יחס עלות/ביצוע אופטימלי להרצת כמות תהליכים מקבילה וכן התאמת סביבת כלי תכנון חמרה לשימוש נח במעבד.

תכולת הפרויקט:

הכרות מעמיקה עם ארכיטקטורת ריסק-5, תכנון ומימוש המעבד בשפת ורילוג וכלי סינתזה ועל FPGA, התאמת סביבת פיתוח תכנה למעבד, בדיקה של תפקוד המעבד בהשוואה למעבד מוטמע מקובל עבור מאפייני שימוש שונים.

קורסי קדם:

נדרשת שליטה בסיסית טובה וניסיון בתחומים הבאים: תכן לוגי, מבנה מחשבים, קידוד ורילוג , קידוד C ופייתון בסיסי

דרישות נוספות:

ניסיון עבודה עם FPGA יתרון.

מקורות:

1. https://en.wikipedia.org/wiki/Barrel_processor  
2. מאמר רלוונטי להמחשה (הבנת רשות נוירונים אינה דרישה לפרויקט) RISC-V Barrel Processor for Deep Neural Network Acceleration https://drive.google.com/file/d/1D3WYp4_MeOHBHNu-YjOlbAhwCTwfY6Qd/view?…