פרויקטי גמר - התמחות בננו-אלקטרוניקה, מעגלים ו-VLSI תשפ"ו

201 Characterization of Iontronic components for neural network simulation

איפיון רכיבים יונוטרונים לסימולצית רשתות ניורונים

שם המנחה: רועי נשר

הרקע לפרויקט:

רכיבים יונטרוניים הם רכיבים המבוססים על ננו-תעלות, דרכן ניתן להזרים תמיסה המכילה מולקולות טעונות (יונים). לאחרונה פותחו התקנים המממשים רכיבים כמו דיודות וממריסטורים, הדומים בהתנהגותם למעגלים אלקטרוניים. בעזרת רכיבים אלה הראינו כי ניתן לממש מעגל משולב שבו הזרם הוא זרם יוני. מעגלים אלו נקראים מעגלים יונטרוניים משולבים

מטרת הפרויקט:

ביצוע סימולציה למעגל המממש רשת נוירונים על בסיס איפיון חשמלי של רכיבים יונטרוניים.

תכולת הפרויקט:

השלבים בפרויקט:

אפיון ההתנהגות החשמלית של ממריסטור יונטרוני.
בניית מודל ב-Verilog-A.
בניית מעגל חשמלי ב-Virtuoso.
הרצת סימולציה המדמה פעילות של רשת ניורונים

קורסי קדם:

מעגלים ספרתיים

מקורות:

Sabbagh, Barak, Noa Edri Fraiman, Alex Fish, and Gilad Yossifon. "Designing with Iontronic Logic Gates─ From a Single Polyelectrolyte Diode to an Integrated Ionic Circuit." ACS Applied Materials & Interfaces 15, no. 19 (2023): 23361-23370.

202 Analog Interface Circuitry for a Bio-Sensor

מעגלי ממשק אנלוגיים לחיישן ביולוגי

שם המנחה:

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

All bio-signals are analog in their nature. They can range from 1uV to several mV at frequencies usually in single Hz to 10’s of kHz. Analog sensors are required in order to measure these signals. One category of Bio-signals are electrochemical signals, which essentially output a current. The circuit used to measure these is called a potentiostat, which will measure both oxidation (positive) and reduction (negative) currents. This project entails the development of an ultra-low power potentiostat for applications including glucose measurement, agro-tech and others.

מטרת הפרויקט:

This project would entail the design and implementation of the sensor circuitry in virtuoso, as well as the possibility of taping out the Silicon and measuring the effectiveness of the sensor.

תכולת הפרויקט:

In this project the student will take a current design of the sensor and bring it to it’s final stage using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance. This project will include a tapeout and Silicon measurements. The successful conclusion of this project may lead to an academic publication.

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

M. A. Akram, A. Aberra, S. -J. Kweon and S. Ha, "An Amplifier-Less CMOS Potentiostat IC Consuming 3.7nW Power all over 129.5dB Dynamic Range for Electrochemical Biosensing," 2024 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2024, pp. 64-66, doi: 10.1109/ISSCC49657.2024.10454401.

203 Genomic Psifas: Mapping Non-Human DNA Fragments

פסיפס גנומי: מיפוי מקטעי DNA לא אנושיים

שם המנחה: יובל הררי

אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

Psifas – the National Genomic Medicine Initiative of Israel – is a government–academic project aimed at building a national genetic-clinical research database. By integrating whole-genome sequencing (WGS) data with electronic health records (EHR), the initiative enables early detection of chronic diseases such as cancer, hepatitis, diabetes, and stroke, supporting improved clinical decision-making and advancing personalized medicine in Israel (psifas.org.il).

מטרת הפרויקט:

This project aims to identify and map unknown DNA sequences derived from the Psifas project dataset, focusing on genomic fragments that do not align with the human reference genome

תכולת הפרויקט:

Students will develop a complete workflow, including scripts and automation tools, that will process DNA sequences from the Psifas dataset and classify them as mapped (known) or unmapped (unknown) sequences. The workflow will generate reports highlighting the unmapped or partially mapped genomic fragments, providing insights for further research

קורסי קדם:

Operating systems and basic programming

מקורות:

https://psifas.org.il/

204 Extension of a Hierarchical Cache System and Performance Evaluation in Multi-Core RISC-V Processors

הרחבת מערכת Cache היררכית ובחינתה במעבד RISC-V מרובה ליבות

שם המנחה: אופק שרעבי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

הפרויקט עוסק בהטמעת מערכת קאש היררכית דו־שלבית במעבדי RISC-V, תוך התאמה לסביבת מעבדים מרובת־ליבות ובחינת השפעתה על ביצועים ותזמון במערכת.

מטרת הפרויקט:

הרחבה של מערכת הקאש לסביבה מרובה ליבות. יצירת test bench עובד של כלל המערכת. בדיקות תיעוד והבנה מעמיקה של המערכת זאת בכדי להפיק מערכת רובסטית. לאחר הבנה ארכיטקטונית טובה, הסטודנט יבצע מחקר ובדיקה של פרמטרי המערכת בסביבה מרובת ליבות כדי לילמוד ולמצוא את הפרמטרים האופטימלים למערכת מרובת ליבות. התוצר הסופי תיהיה מערכת רובסטית שניתן להריץ עליה מספר סימולציות לבדיקה.

תכולת הפרויקט:

קריאה והבנה של המערכת, הבנה כללית של קוד החומרה. הבנה כללית של סביבת הסימולציה. הצעות למימוש והטמעה. הטמעה ויצירת סביבת סימולציה רובסטית של מערכת החומרה. למידה כיצד שינוי פרמטרי ה cache משפיעים על המערכת. לבסוף, מציאת פרמטרים "טובים" והוחכתם על גבי סביבת סימולציה.

קורסי קדם:

תכן לוגי

דרישות נוספות:

מבנה מחשבים ספרתיים

מקורות:

github to cache project link - https://github.com/pulp-platform/hier-icache

205 Design and Evaluation of a RISC-V Multicore System with a NoC (Network-on-Chip) Interconnect

תכנון והערכה של מערכת רב־ליבתית מבוססת RISC-V עם רשת תקשורת NoC (Network-on-Chip)

שם המנחה: אופק שרעבי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

תכנון, מימוש והערכה של מערכת רב־ליבתית מבוססת RISC-V המחוברת באמצעות מערכת NoC, והדגמת ההשפעה של טופולוגיה, שיטות ניתוב ורוחב קישור על ביצועי המערכת

מטרת הפרויקט:

מטרת הפרויקט היא להקנות לסטודנטים הבנה מעשית של עקרונות Network-on-Chip (NoC): מדוע נדרשת רשת תקשורת פנימית במערכות רב־ליבתיות, כיצד היא משפיעה על ביצועי המערכת, ומהם היתרונות והחסרונות של טופולוגיות ודרכי ניתוב שונות. במסגרת הפרויקט הסטודנטים יתכננו, יממשו ויבחנו מערכת קטנה מבוססת RISC-V עם מנגנון NoC, יערכו ניסויים בהשפעת הטופולוגיה, הניתוב ורוחב הקישור, ויציגו ממצאים על הביצועים.

תכולת הפרויקט:

הבנה וניתוח של ליבת מערכת ה noc וכיצד ניתן לבצע אינטגרציה אליה במערכת הכוללת של אניקס. הטמעתה במערכת עם השינויים הנדרשים. ביצוע סימולציה ובדיקות לכך שהסביבה עובדת. עבודה עם טופולוגיות שונות ותוכניות שונות בכדי לחקור את ביצועי הסביבה.

קורסי קדם:

תכן לוגי

מקורות:

https://github.com/pulp-platform/FlooNoC

206 Advanced peripheral and control circuits and techniques for GC-eDRAM

תכנון מנגנוני שליטה ופריפריה מתקדמים לזיכרונות דינאמיים

שם המנחה: רומן גולמן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a dynamic storage technology that presents an alternative to standard SRAM for various applications. In this project, novel circuit techniques will be developed for GC-eDRAM based memories to improve performance, power, and area (PPA) costs.

מטרת הפרויקט:

The project outcome is a novel technique for improving the GC-eDRAM technology

תכולת הפרויקט:

This work will include the investigation of sophisticated refresh schemes, advanced write-back techniques, and others. This research project will include Virtuoso based simulations in advanced CMOS nodes

קורסי קדם:

מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מעגלים משולבים ספרתיים 83-313

מקורות:

P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5
Refresh Algorithm for Ensuring 100% Memory Availability in Gain-Cell Embedded DRAM Macros https://ieeexplore.ieee.org/document/9495814
A 4T GC-eDRAM Bitcell with Differential Readout Mechanism For High Performance Applications https://ieeexplore.ieee.org/document/10559672

207 Architectural Modeling and Performance Analysis of a Photonic Compute-in-Memory System

מידול ארכיטקטורה וניתוח ביצועים של מערכת חישוב בתוך זיכון בטכנולוגיה פוטונית

שם המנחה: יונתן פוגצ'וב

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Photonic Compute-in-Memory (CiM) architectures promise to overcome the von Neumann bottleneck by merging processing and memory, but their system-level efficiency is highly dependent on the interplay between the optical core, electronic periphery, and main memory.

This requires early-stage architectural exploration of potential photonic technologies.

מטרת הפרויקט:

The research objective is to develop a comprehensive, full-system performance and energy model for a photonic accelerator, based on architectures such as (but not limited to) OPIMA.

This project aims to perform a rigorous design-space exploration to identify the optimal architectural parameters and dataflow strategies for executing modern neural network workloads, establishing the theoretical performance limits and providing concrete design targets for subsequent hardware development.

תכולת הפרויקט:

Component characterization: Research and define the physical characteristics (energy consumption, area, latency) of the core analog-optical components.

Custom component modeling: Implement the characterized optical components as custom user-defined models within the CiMLoop framework.

Hierarchical architecture construction: Build a complete, hierarchical model of the accelerator, including electronic periphery.

(Optional) workload mapping and analysis: Map representative neural network workloads onto the defined architecture. Analyze and compare different dataflow strategies to quantify their impact on data reuse and energy efficiency.

קורסי קדם:

מומלץ: מעגלים משולבים ספרתיים, מבוא לאופטיקה.

מקורות:

OPIMA architecture: https://ieeexplore.ieee.org/document/10745860
CiMLoop platform: https://github.com/mit-emze/cimloop/tree/main

208 ResistiveML: ReRAM-Driven Matrix Engine for Sparse ML Workloads

ResistiveML: מנוע מטריצות מבוסס ReRAM לעומסי למידת מכונה דלילים

שם המנחה: אייל ימני

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

האצת כפל מטריצות-וקטורים דלילים באמצעות התקני ReRAM אנלוגיים לצרכים של למידת מכונה.

מטרת הפרויקט:

התקן עובד כולל מערך טעינת ערכים וממירי דיגיטל-אנלוג ואנלוג-דיגיטל (DAC ADV) לקריאה וכתיבה של ערכים וביצוע החישוב

תכולת הפרויקט:

להרכיב מודל באמצעות רכיבים אידיאליים, בניית הממירים עם פונקציונליות ספציפית למערך, מעבר למודל קרוב יותר למציאות מבוסס מחקר, וסימולציה כוללת של כל המערך עובד ותקין

קורסי קדם:

מבוא ללמידת מכונה, מעגלים משולבים ספרתיים

דרישות נוספות:

הבנה כללית ב-mac (multiply accumulate)

מקורות:

209 Hardware Architecture Design for Efficient Neural Networks

תכנון ארכיטקטורת חומרה לרשתות נוירונים יעילות

שם המנחה: אייל ימני

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

פרויקט המתמקד בחקר ומימוש של מבנה חומרה מותאם להפעלת רשתות נוירונים תוך אופטימיזציה של ביצועים וצריכת אנרגיה.

מטרת הפרויקט:

הפרויקט צפוי להוביל לפיתוח ארכיטקטורה חומרתית סקלבילית להפעלת רשתות נוירונים תוך חיסכון באנרגיה ושיפור ביצועים. התוצרים יכללו מימוש RTL חלקי או מלא, ניתוח ביצועים בהשוואה לארכיטקטורות קיימות, וחומרה מסונתזת לצ'יפ/לFPGA

תכולת הפרויקט:

סקירת ספרות, הגדרת דרישות המערכת, תכנון ובניית הארכיטקטורה, סימולציה ובדיקות, ניתוח תוצאות, סינתזה של הרכיב ודוח מסכם.

קורסי קדם:

מעגלים משולבים ספרתיים, מבוא ללמידת מכונה

דרישות נוספות:

חובה לקחת את מעגלי ומערכות VLSI דיגיטליים ואת עקרונות של תכנון מערכות דיגיטליות תוך כדי הפרויקט. ידע מקדים ב-Verilog רצוי אך לא חובה.

מקורות:

210 Custom Hardware Development for Machine Learning Acceleration

פיתוח חומרה מותאמת אישית להאצת למידת מכונה

שם המנחה: אייל ימני

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

הפרויקט שואף לממש יחידת עיבוד ייעודית לאלגוריתמי ML כלליים, בדגש על מערכות משובצות.

מטרת הפרויקט:

התוצרים יכללו תכנון לוגי, סימולציה של תרחישי למידה, והערכת יעילות חומרתית לעומת פתרונות סטנדרטיים.

תכולת הפרויקט:

סקירת ספרות, הגדרות דרישת מערכת, תכנון ובניית הארכיטקטורה, סימולציה ובדיקות, ניתוח תוצאות והשוואה,סינתזה לצ'יפ/FPGA ודוח מסכם

קורסי קדם:

מעגלים משולבים ספרתיים ומבוא ללמידת מכונה

דרישות נוספות:

חובה לקחת את מעגלי ומערכות VLSI דיגיטליים ואת עקרונות של תכנון מערכות דיגיטליות תוך כדי הפרויקט (אלא אם כן נלקח קודם). ידע מקדים ב-verilog עדיף אך לא חובה.

מקורות:

211 Gain-Cell Associative Processor for In-Memory Computing

ארכיטקטורות חדשניות למעבדים אסוציאטיביים מבוססי Gain-Cell eDRAM

שם המנחה: יניב לוי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעשורים האחרונים גוברת הדרישה לפתרונות חישוב יעילים בצריכת הספק, מעבדים אסוציאטיביים מהווים חלופה חדשנית לארכיטקטורות מסורתיות בכך שהם מאפשרים עיבוד מקבילי ישיר בזיכרון , ובכך מפחיתים משמעותית את תעבורת הנתונים בין יחידות חישוב לזיכרון.

זיכרון Gain-Cell מהווה פתרון זיכרון דינאמי קומפקטי, חסכוני באנרגיה ובעל גמישות גבוהה לשילוב במערכות זיכרון מתקדמות. שילובו בארכיטקטורת AP יוצר אפשרות לפריצת דרך בתחום עיבוד בזיכרון, תוך השגת ביצועים גבוהים לצד חיסכון בהספק ובשטח סיליקון.

מטרת הפרויקט:

לתכנן ולממש ארכיטקטורה של מעבד אסוציאטיבי מבוסס Gain cell תוך כדי התחשבות בגורמים היכולים לשפר את הביצועים.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso בה הם יבנו את המעגל ברמה הלוגית לסימולציות על המערך

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip - book

212 Macro-Architecture Design of Gain-Cell Memory Peripheries for Hybrid Associative

תכנון מאקרו-ארכיטקטורה לפריפריות של זיכרון Gain-Cell התומכות בעיבוד אסוציאטיבי

שם המנחה: יניב לוי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעשורים האחרונים גוברת הדרישה לפתרונות חישוב יעילים בצריכת הספק, מעבדים אסוציאטיביים מהווים חלופה חדשנית לארכיטקטורות מסורתיות בכך שהם מאפשרים עיבוד מקבילי ישיר בזיכרון, ובכך מפחיתים משמעותית את תעבורת הנתונים בין יחידות חישוב לזיכרון.

זיכרון Gain-Cell מהווה פתרון של זיכרון דינאמי קומפקטי, חסכוני באנרגיה ובעל גמישות גבוהה לשילוב במערכות זיכרון מתקדמות. שילובו בארכיטקטורת AP יוצר אפשרות לפריצת דרך בתחום עיבוד בזיכרון, תוך השגת ביצועים גבוהים לצד חיסכון בהספק ובשטח סיליקון.

מטרת הפרויקט:

לתכנן ולממש ארכיטקטורה של מעבד אסוציאטיבי מבוסס GC.

תכולת הפרויקט:

בפרוייקט זה נחקור ונסמלץ פעולות זכרון על מנת להגיע למערך עובד ואידיאלי ולאחר מכן נתכנן את מימוש המאקרו ארכיטקטורה.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip - book

213 Design of Hardware Accelerator configuration for Exact Cover Problem

תכן האצת חמרה בורילוג עבור FPGA לפתרון בעיית exCov ע"י שיטת חלחול אותות ומקבול

שם המנחה: אלישבע סולומון

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

קיימות מגוון אפליקציות (מיפוי, הקצאת משאבים ואופטימיזציה בתחומים רבים כמו תחבורה ותכנון מעגלים) שדורשות פתרון בעיות NP קשות וביניהן exCov, ופתרונן באופן יעיל (כמה שניתן) מהווה אתגר. כיום, פתרונן נעשה ע"י אלגוריתמים שונים אשר מנסים לשפר את זמן הריצה ולרוב נתקלים בטריידאוף חסמי זמן-ריצה\זכרון כאשר הפתרון מסתמך על זיכרון זמני ומכונת מצבים. פתרונות אלו, משאירים את זמן הפתרון אקספוננציאלי. מחקר בנושא גילה מבנה חומרתי שמאפשר בעזרת חלחול אותות דרכו לקבל את פתרון הבעיה בצורה ישירה לעיתים ללא זכרון כלל, שכן הפתרון כבר ברמת החומרה והאותות והבעיה מומרת לבעיית שטח (עם מגבלות מסוימות). המאיץ עשוי להביא למהפכה בזמני חישוב של בעיות קשות להן יש שימוש בתחומים רבים נוספים, עבור סטים של פרמטרים פרקטיים ובעלי ישימות.

מטרת הפרויקט:

בפרויקט, לאחר טעימה מהרקע לבעיה, הבנת הישגי ומגבלות הפתרונות בתוכנה, והכרת המעגל לתכנון בחמרה – תידרשו למדל את החישוב בשפת חמרה (verilog/VHDL), לסנטז ולממש את המעגל על גבי תשתית FPGA. מטרתנו לבחון את ביצועיו ולהשוות לדיווחי ביצועי הפתרונות התוכנתיים שהוצעו בעבר.

במהלך הפרויקט תיחשפו לכלים ותהליך design, תביאו לידי ביטוי ידע בנושא תכנון שבבים ואלגוריתמים, תתנסו בסינטזה על FPGA ומימוש חמרתי ותבצעו אופטימיזציה ובחינה עמוקה.

תכולת הפרויקט:

הפרויקט כולל מספר שלבים:

לימוד רקע תיאורטי על בעיות לדוגמא שהמאיץ פותר, ביצועי דרכי הפתרון בתוכנה הנוכחיים לשם השוואה עתידית והכרת תכנון המעגל המוצע.
סינטזה על FPGA, כתיבת קוד ורילוג (בהנחייה), בקונפיגורציה שמתאימה לבעיות NP קשות כלליות ובקונפיגורציה מצומצמת לבעיה הספציפית exCov.
בניית ממשק קוד לווידוא הפתרונות.
ניתוח ביצועי המאיץ והשוואה לפתרון אלגוריתמי בתכנה.

מדרגה נוספת שמעניין לחוות בפרויקט המחשת שימוש על בעיות קיימות, תוך פירוט תרגום הבעיה לייצוג החשמלי ככניסה לרשת.

קורסי קדם:

יתרון: עקרונות של תכנון מערכות דיגיטליות או בעלי רקע בתכנות VERILOG. (במידה ואין, ניתן ללמוד עצמאית מראש או גם במהלך הסמסטר הראשון VERILOG בסיסי ילמד בקורס מעגלי ומערכות VLSI דיגיטליים, קורס חובה למסלול ננו בסמסטר א')
יתרון אך לא חובה: (רלוונטי לחשמל ומחשבים) אופטימיזציה
יתרון אך לא חובה: (רלוונטי לחשמל ומחשבים) אלגוריתמיקה ומבני נתונים

דרישות נוספות:

מקורות:

T Korten, S Diez, H Linke, DV Nicolau, H and Kugler. Design of network-based biocomputation circuits for the exact cover problem. New J. Physics 23 (8), 085004, 2021..
P. Surendiran, C.R Meinecke, A. Salhotra, G. Heldt, J. Zhu, A. Månsson, S. Diez, D. Reuter, H. Kugler, H. Linke, T. Korten. Solving Exact Cover Instances with Molecular-Motor-Powered Network-Based Biocomputation. ACS Nanoscience Au, 2022..
Qi, X., Yang, J., & Yu, G. (2004). Scheduling problems in the airline industry. In Handbook of scheduling: algorithms, models, and performance analysis (pp. 50-1). CRC Press.

214 Advanced layout obfuscation and logic locking techniques

טכניקות מתקדמות לעמימות מימוש פיסיקאלי של שבבים ונעילה לוגית

שם המנחה: איתמר לוי

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

מעגלים אלקטרוניים המממשים פונקציונליות אבטחתית רגישים למתקפות פיסיקליות על ידי תוקפים פאסיביים ואקטיבים. בעיות חמורות הן גניבת חמרה, שחזור המעגל הלוגי והמבנה הפיסיקלי שלו האמור להיות לא ידוע, יכולת העתקה ויכולת גישה ללוגיקה. במחקר זה אנחנו נממש טכניקות הסתרת הלוגיה מתקדמות המחולקות (בהתאם לצורך) לעולמות התוכן של LOGIC LOCKING ו- LAYOUT OBFUSCATION.

מטרת הפרויקט:

ההישגים יהיו פיתוח ושיפור טכניקות הגנה ידועות וקונבנציונליות.

ההישגים המצופים נגזרים כתוצר ישיר של שלבי הביצוע המתוארים כדלהלן. ובפרט יישום לוגי, יישום פיסיקלי (בכלי סימולציה פיסיקלי), בחינה לוגית של רמת ההגנה והשיפור וכו'.

הכלים - כלי EDA החל מוירטואוזו \ VERILOG A \ סימולציה \וכלי סינטזה ו PLACE AND ROUTE.

מימוש טכניקות מתקדמות ברמה הפיסיקלית להגנה על המעגל.

הסטודנטים יבצעו סקירה ספרותית עמוקה (מאמרים לדוגמא מצורפים).

הסטודנטים יידרשו במימוש פיסיקלי (סינטזה PLACE AND ROUTE) של מעגלים לוגיים נבחרים (כדוגמת מצפין).

הסטודנטים ימשיכו בהוספת שכבת הגנה פיסיקלית בצורת אובפוסקציה (ניתנת לתכנות ולהתאמה POST PROCESS) של VIAS או אלמנטים לוגיים ומתכון (אופציונלית עם מודל של אלמנטים מתקדמים, אולי כמודל VERILOG A) כמו RERAM).

בחינת התוצאה בכלים לוגיים וסימולציונים

ניתוח סיכום ומסכנות

תכולת הפרויקט:

מימוש טכניקות מתקדמות ברמה הפיסיקלית להגנה על המעגל.

הסטודנטים יבצעו סקירה ספרותית עמוקה (מאמרים לדוגמא מצורפים).

הסטודנטים יידרשו במימוש פיסיקלי (סינטזה PLACE AND ROUTE) של מעגלים לוגיים נבחרים (כדוגמת מצפין).

בחינת התוצאה בכלים לוגיים וסימולציונים

ניתוח סיכום ומסכנות

קורסי קדם:

כל סטודנט מוכשר במסלול ננו מתאים.

דרישות נוספות:

ייתרון למביאי "מטען" של תכן מעגלים מתקדם.

מקורות:

Tehranipoor, Mark, et al. "Advances in Logic Locking." Hardware Security: A Look into the Future. Cham: Springer Nature Switzerland, 2024. 53-142.
Kamali, Hadi Mardani, et al. "Advances in logic locking: Past, present, and prospects." Cryptology ePrint Archive (2022).
Abideen, Zain Ul, et al. "An overview of FPGA-inspired obfuscation techniques." ACM Computing Surveys 56.12 (2024): 1-35.
Talukdar, Jonti, et al. "ALT-Lock: Logic and Timing Ambiguity-Based IP Obfuscation Against Reverse Engineering." IEEE Transactions on Very Large Scale Integration (VLSI) Systems 32.8 (2024): 1535-1548.
Subbiah, Karthik, and Sujatha Chinnathevar. "A Survey on Logic-Locking Characteristics and Attacks." Journal of The Institution of Engineers (India): Series B 105.4 (2024): 1073-1087.
Kadiyam, Tirumala Rao, et al. "FeSATLock: An Energy Efficient and SAT Attack Resilient Logic Locking Design with FeFET LUT Architecture for Enhanced Hardware Security." IEEE Access (2025).
Wang, Yuhang, Song Jin, and Tao Li. "A low cost weight obfuscation scheme for security enhancement of ReRAM based neural network accelerators." Proceedings of the 26th Asia and South Pacific Design Automation Conference. 2021.
Karn, Rupesh Raj, Johann Knechtel, and Ozgur Sinanoglu. "Obfuscation of FSMs for Secure Outsourcing of Neural Network Inference onto FPGAs." 2024 IEEE International Symposium on Circuits and Systems (ISCAS). IEEE, 2024.
Karn, Rupesh Raj, Johann Knechtel, and Ozgur Sinanoglu. "Logic Locking for Random Forests: Securing HDL Design and FPGA Accelerator Implementation." International Conference on Information Systems Security and Privacy. Vol. 2. Science and Technology Publications, Lda, 2025.

215 Natural Synchronization of a Grid of Ring Oscillators on an FPGA

סנכרון טבעי של מתנדים טבעתיים בסבכה בFPGA

שם המנחה: יונתן קופר

אחראי/ת אקדמי/ת: פרופ' איתמר לוי ומוטי מדינה

הרקע לפרויקט:

הפרויקט עוסק במימוש מודל לסנכרון טבעי של אוסילטורים, ומטרתו יישום מעשי של מערך אוסילטורים בטכנולוגיית FPGA. במסגרת הפרויקט יבנה מערך פיזי של Ring Oscillators בסידור מטריצה בגודל 5X5 בשפת חמרה (תחת התניות חמרה ואילוצים מיוחדים). הסטודנטים ימדדו סנכרון טבעי ברמות שונות, בתנאים שונים ובמרחקים משתנים.

מטרת הפרויקט:

מטרת הפרויקט היא לפתח וליישם מערך של 25 Ring oscillators (או יותר) על FPGA, על מנת לחקור תופעת סנכרון טבעי כתלות במרחק הפיזי בין האוסילטורים. ישנם אתגרים רבים בפרויקט, מעבר להבנה, אתגרים מעשיים וטכניים שדרכם הסטודנטים ילמדו חמרה, מימוש אך גם יתמודדו עם אילוצי מערכת פיסיקלית אמיתית, אותות בתדרים גבוהים מאוד, הנחתות וחיבור לציוד מדידה.

מימוש מערך של אוסילטורים על FPGA, בשפה ביהביורלית וגם מימוש מאולץ לאבני בניין בחמרה (תחת מגוון תנאים).
מדידת סנכרון האוסילטורים כתלות במרחק ובמיקום במערך וכפונקציה של אילוצים לוגיים של טכלאות האמת היוצרות אותם המעלים את רמת הצימוד ביניהם והסנכרון.
אבלואציה של קריאת האותות מהרכיב זו בעיה קשה.נתמודד עמה במגוון שיטות, הורדת תדר המתנדים עצמם, הגברת האות פנימית ברכיב, הורדת תדר לאחר ייצור (ובדיקה שפרמטרי סנכרון עדיין ניתנים לבחינה מבחוץ ובקצב מספיק מהיר).
דו״ח טכני המנתח את תוצאות המדידות.
המלצות לשיפור ומחקר עתידי.

תכולת הפרויקט:

הסטודנטים בפרויקט יבצעו את המטלות הבאות לפי סדר התקדמות הפרויקט:

סקירת ספרות ולימוד רקע תאורטי
תכנון ומימוש של Ring Oscillator
שכפול ומימוש מערך של אוסילטורים
הטמעה של המערך על FPGA
ביצוע מדידות סנכרון בנקודות שונות ובמרחקים משתנים בתוך המערך
ניתוח הנתונים והכנת דוח מסכם

קורסי קדם:

83612 מעגלים ומערכות VLSI דיגיטליים

תכן לוגי

מבוא למעגלים

דרישות נוספות:

מקורות:

מקורות (וחומר בסיסי למימוש) יינתנו למתאימים

216 Characterization of Advanced Protection Mechanisms Against Fault Injection Hardware Attacks

אפיון מנגנוני הגנה חדישים כנגד התקפות חומרה מסוג החדרת כשלים

שם המנחה: דניאל דובקים

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

התקפות חומרה (Hardware Attacks) הן איום ממשי על מערכות קריפטוגרפיות ורכיבי עיבוד במכשירים מודרניים, שכן הן מאפשרות לתוקפים לעקוף הגנות לוגיות באמצעות ניצול חולשות פיזיות של הרכיב. התקפות אלו מאפשרות גישה למידע סודי כמו מפתחות הצפנה מידע רגיש ועוד. בעידן שבו אבטחת חומרה קריטית להגנה על מידע אישי, תעשייתי ובטחוני, הבנת התקפות חומרה והגנה מפניהן היא חיונית להמשך פיתוח של מערכות מאובטחות.

החדרת כשלים אלקטרומגנטיים (Electromagnetic Fault Injection – EMFI) היא טכניקת תקיפה שבה התוקף משתמש בפולסים אלקטרומגנטיים חזקים וממוקדים כדי להפריע לפעולת הרכיב ולגרום לו לבצע שגיאות מתוזמנות. הטכניקה מאפשרת לעקוף מנגנוני אבטחה באמצעות גרימת שגיאות חישוב, השמטת הוראות, או קבלת גישה לאזורי זיכרון מוגנים על ידי שינוי זמני מעבר של מעגלים או מתחי אספקה פנימיים באופן רגעי. הייחודיות של EMFI טמונה בדיוק הגבוה שהיא מאפשרת מבחינת תזמון ומיקום, יחד עם העובדה שהיא אינה מצריכה מגע ישיר עם המעגל, מה שהופך אותה לכלי תקיפה יעיל במיוחד במבחני חדירה ואימות עמידות חומרה.

כלובי מתכת, המכונים גם כלובי פאראדיי (Faraday Cages), משמשים כמנגנון הגנה פיזי להגנה מפני התקפות אלקטרומגנטיות ופליטת קרינה העלולה לשמש להדלפת מידע או להחדרת כשלים. הכלוב פועל כחסם אלקטרוסטטי ואנטי-רזוננס, ומפזר את השדות החשמליים והאלקטרומגנטיים סביב המעגל כך שהם אינם חודרים פנימה או יוצאים החוצה. שילוב כלובים אלו במארזי רכיבים קריפטוגרפיים או סביב אזורים רגישים בלוחות אם יכול להפחית את רמת הקרינה הנפלטת ולהקשות על תקיפות מסוג EMFI וכן על תקיפות ערוץ צדדי מבוססות קרינה, ומהווה שכבת הגנה נוספת כחלק מגישה של הגנה בעומק במערכות חומרה מאובטחות.

שבב הleo-secure 1 פותח בפקולטה להנדסה בר-אילן מס' ליבות ניסיוניות מתקדמות, הכוללות ביניהן מימוש של כלוב פאראדיי ברמת הסיליקון כדי להגן על מצפינים הן מיריבים פאסיביים ואקטיביים.

מטרת הפרויקט:

ניתוח אנליטי איכותי וכמותי של מנגנוני ההגנה המובנים בשבב leo secure 1 . ניתוח תוצאות עמוק וקריאת הספרות הקודמת וניתוח אנליטי של מנגנוני ההגנה והטראיידאוף ביניהם, ניתוח אבטחה כפונקציה של פרמטרים חשמליים

תכולת הפרויקט:

תוכן הפרויקט:

סקירה ספרותית ולמידה מעמיקה של התקפות חומרה מסוג החדרת כשלים אלקטרומגנטיים, כפי המוצע ב[1]
סקירה ספרותית של מגנים תוך סיליקוניים כפי הממומש ב[2]
התקפות חומרה על שבב leo_secure1
ניתוח התוצאות באמצעות והסכת מסכנות על יעילות ההגנות כנגד ההתקפה

קורסי קדם:

מערכות מוטמעות, פיסיקה (חשמל) 2,

דרישות נוספות:

הכרות מעמיקה עם python, C ומערכות מוטמעות ויתרון למי שעשה אחד הקורסים של מבוא לאבטחת חומרה

מקורות:

Fault Injection Attacks on Cryptographic Devices: Theory, Practice, and Countermeasures
Refined Analytical EM Model of IC-Internal Shielding for Hardware-Security and Intra-Device Simulative Framework

217 Design and Enhancement of Laser Fault Injection System for Silicon Devices and Improving Fault Attacks

תכנון ושיפור מערכת להזרקת שגיאות למעגלים משולבים בעזרת לייזר

שם המנחה: אור נחום

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

תקציר הפרויקט: תכנון, הנדסת מערכת ושיפור המאפיינים הקיימים במערכת לייזר להזרקת כשלים במעגלים משולבים. לקיחת אבטיפוס קיים של לייזר רב עוצמה והפיכתו למערכת מודרנית, רובסטית ודינמית שתוכל לתקוף ולחלץ מידע רגיש משבבים שונים בטכנולוגיות שונות (28 ננומטר, 65 ננומטר, 180 ננומטר, וכו׳) ועם ארכיטקטורות זכרון שונות (זכרון נדיף, זכרון פלאש, רגיסטרים, וכו׳) על ידי קריאת ערוץ הצד ועקיפת מגבלות ההגנה הקיימות של השבבים.

מטרת הפרויקט:

מטרת הפרויקט: מטרת הפרויקט היא לקיחת אבטיפוס קיים של מערכת הלייזר והפיכתו למערכת דינמית, רובסטית וגמישה שיכולה לתקוף שבבים בטכנולוגיות שונות ובעלי ארכיטקטורה שונה. המערכת הקיימת הוקמה כדי להתמודד עם שבב ספציפי בטכנולוגיה ספציפית עם תכן לוגי ספציפי - מטרת הסטודנטים תהיה לקחת את המערכת הקיימת (על שלל הספריות שלה והפונקציות השונות - לייזר רב עוצמה, מנוע מכני ללייזר, אוסילוסקופ, מחשב שולחני, ספק מתח חיצוני, ועוד) ולהתאים אותה ל2025 ואילך. הסטודנטים יתנסו בהזרקת כשלים לשבבים שונים והתאמת המערכת לאיסוף המידע דרך ערוץ הצד (מדידות זרם, מתח והספק), ניתוח הנתונים ויצירת ממשק נוח לתוקף שיאפשר שימוש גמיש ואדפטיבי עבור שבבים שונים בשנים הבאות. הסטודנטים יתנסו בהנדסת מערכת ברמה המתקדמת והמתוחכמת ביותר שקיימת היום בתעשיית השבבים ויקחו מערכת קיימת עם רכיבים מתקדמים ויהפכו אותה לבעלת יכולות טובות יותר מרוב חברות השבבים המובילות (אינטל, קוואלקום, אנבידיה, וכו׳).

תכולת הפרויקט:

תכולת הפרויקט: הנדסת מערכת, הזרקת כשלים בלייזר, כתיבת קוד בפייתון ומטלאב, עטיפת דרייברים של רכיבי חומרה (אוסילוסקופ, ספק מתח, מנוע לייזר מכני, דיודת לייזר, אופטיקה ומצלמת אינפרא-אדום), ניתוח נתונים (ביג דאטה).

קורסי קדם:

קורסי תכנות בסיסיים, קורס בפייטון, תכן לוגי

דרישות נוספות:

שליטה בסביבת תכנה מורכב, שליטה בפייטון, הבנת חמרה ודרייברים, יכולת אנליטית לניתוח דאטה (וייתרון לאנליזת דאטה גדול), ייתרון גם למי שלקח \יקח אחד הקורסים בחמרה בטוחה

מקורות:

Ultra high precision circuit diagnosis through seebeck generation and charge monitoring , Key Extraction Using Thermal Laser Stimulation , Laser Logic State Imaging (LLSI) , Real-World Snapshots vs. Theory: Questioning the t-Probing Security Model

218 Implementing Design Flow using EDA AI tools

יישום Design Flow בעזרת כלי EDA AI

שם המנחה: רועי נשר

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

AI-based EDA tools are integrated into VLSI design flow and continue to improve and expand. The tools enable efficient and fast design from definition to Back-end design. These EDA tools are available through EDA companies and as Open-Source tools.

מטרת הפרויקט:

Implement digital design using AI-based tools and learn the advantages and disadvantages compared to using conventional design and test tools

תכולת הפרויקט:

The project includes the following steps:

Defining the digital design
Selecting and learning AI-based EDA tools for implementing the design
Implementing the design and evaluating the results

קורסי קדם:

מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מבוא ללמידה עמוקה

מקורות:

The Dawn of AI-Native EDA: Opportunities and Challenges of Large Language Models for Electronic Design Automation
Enabling Supervised and Unsupervised Learning for EDA and Cybersecurity in VLSI Systems

219 Developing an AI-based tool to improve netlist performance

פיתוח כלי המבוסס AI לשיפור ביצועי Netlist

שם המנחה: רועי נשר

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

מטרת הפרויקט:

Develop a tool based on AI that will enable power reduction by reducing gate sizes in the netlist

תכולת הפרויקט:

The project includes the following steps:
Define the tool requirements from STA Reports
Tool Development using AI technics
Evaluate the tool Performance by testing it on Netlist

קורסי קדם:

מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מבוא ללמידה עמוקה

מקורות:

The Dawn of AI-Native EDA: Opportunities and Challenges of Large Language Models for Electronic Design Automation
The Role of Machine Learning in Electronic Design Automation (Video) https://www.youtube.com/watch?v=Z_o7DLrkQKs

220 FPGA-Based Mixed-Precision risc v based Neural Inference

דיוק-מעורב דינמי בליבת RISC-V על FPGA להסקה נוירונית

שם המנחה: אופק שרעבי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

הפרויקט מתמקד בהרחבה של ליבת RISC‑V על‑גבי FPGA כדי לתמוך באזורים של נתונים ברמות דיוק משתנות. הטכנולוגיה הרלוונטית היא חישוב mixed precision והטמעה יחידה זו במבנה מעבד בסיסי. המשמעות של הפרוייקט בהקשר הזה הוא הבנה כללית של מזה RISC V וכך שניתן להרחיב את ה ISA שלו מה שמדגיש את ההיתרונות שלו לצורך חישוב וביצוע עיבוד של נושאים עדכניים להיום כמו רשתות נוירונים.

מטרת הפרויקט:

המטרה בפרוייקט היא כך שהסטודנט ילמד ויכיר קצת מעבר למבנה בסיסי של מעבד. ידע לעבוד עם שפות מימוש חומרה, ינסה לעבוד עם כלי EDA בסיסיים כדי לבדוק את נכונות המימוש החומרתי, ולבסוף יטמיעה את המערכת על גבי fpga ויבדוק אותה.

תכולת הפרויקט:

לימוד וקריאה של מאמר הפרוייקט. הבנה וקריאה של וניתוח של המערכת בשפת מימוש חומרה. ניסיון הרצה של קוד הפרוייקט ובדיקתו בכלי EDA והבנה נוספת של המערכת. לבסוף הטמעה ובדיקת מערכת הפרוייקט ב FPGA

קורסי קדם:

תכן לוגי

דרישות נוספות:

מבנה מחשבים ספרתיים

מקורות:

Mixed-precision Neural Networks on RISC-V Cores: ISA extensions for Multi-Pumped Soft SIMD Operations - article link: https://dl.acm.org/doi/abs/10.1145/3676536.3676840

221 NeuroPIM: In-Memory BNN Execution on ReRAM Arrays

NeuroPIM: הרצת רשתות עצביות בינאריות בזיכרון על גבי מערכי ReRAM

שם המנחה: אייל ימני

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

שימוש בטכנולוגיית ReRam שהוא זיכרון Non-volotile עמיד ומהיר במיוחד. בנוסף BNN רשת ניורונים בינארית שמאפשרת

מטרת הפרויקט:

מימוש של רכיב זיכרון עם יכולת עיבוד פנימית (PIM) ברמת הסכמה. בנוסף יבנו הסטודנטים את כל ההתקנים הדרושים לפעילות תקינה (sense amplifer, bitcells etc.)

תכולת הפרויקט:

סקירה ספרותית, בניית המטריצה בתור מודל עם רכיבים אידיאליים, בניית Sense-Amplifier, הרצה של שכבה אחת על פני הסימולציה, מעבר למודלים אמיתיים של ReRam מבוססי מחקר.

קורסי קדם:

מעגלים משולבים ספרתיים, מבוא ללמידת מכונה

דרישות נוספות:

חובה לקחת מעגלי ומערכות VLSI דיגיטליים

מקורות:

222 Designing a controller to optimize performance in a Many-Core architecture

תכנון בקר למיקסום ביצועים בארכיטקטורת Many-Core

שם המנחה: רועי נשר

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Many-Core architecture is used to perform low-power parallel computation over a large number of processors connected to a shared memory, thereby reducing access times to the computation data. The Many-Core controller is responsible for scheduling the operations performed by the processing units

מטרת הפרויקט:

Controller design for many-core architecture that enabling synchronization of processors operation and computational efficiency by reducing their idle time

תכולת הפרויקט:

The project includes the following steps:
Learning Many-Core architecture.
Designing and implementing a controller in Verilog.
Building a simulation environment for the controller and running a simulation and evaluating the performance.

קורסי קדם:

מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מקורות:

μManycore: A Cloud-Native CPU for Tail at Scale
A study of manycore shared memory architecture as a way to build SOC applications
RC64: High performance rad-hard manycore

223 Memory sub-System Design for Many-Core Architecture

תכנון מערכת הזיכרון עבור ארכיטקטורת Many-Core

שם המנחה: רועי נשר

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Many-Core architecture is used to perform low-power parallel computation over a large number of processors connected to a shared memory, thereby reducing access times to the computation data.

The memory sub system enables connection between the processors and the shared memory.

מטרת הפרויקט:

Designing a memory sub system for Many-Core architecture that minimized the access time of read and write operations.

תכולת הפרויקט:

The project includes the following steps:
Learning Many-Core architecture.
Designing and implementing the memory sub system in Verilog.
Building a simulation environment for the memory sub system, running a simulation and evaluating the performance

קורסי קדם:

מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מקורות:

μManycore: A Cloud-Native CPU for Tail at Scale
A study of manycore shared memory architecture as a way to build SOC applications
RC64: High performance rad-hard manycore

224 Analog Sensor for Fault Injection Attack

חיישן אנלוגי לזיהוי תקיפות לייזר

שם המנחה: TBD

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

This project is a combination of analog design and hardware security. There are many different ways of attacking a chip to extract secret information. One technique is using a laser or an electromagnetic pulse to change voltages on the chip and switch critical flip-flop states. Our sensor would use some precise analog circuits to detect that such an attack is underway and would then disable the chip to protect the secret information. This project would entail the design and implementation of the sensor circuitry, as well as taping out the Silicon and measuring the effectiveness of the sensor.

מטרת הפרויקט:

This project would entail the design and implementation of the sensor circuitry in virtuoso, as well as the possibility of taping out the Silicon and measuring the effectiveness of the sensor.

תכולת הפרויקט:

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

מקורות:

Bastos, Rodrigo Possamai, and Frank Sill Torres. On-Chip Current Sensors for Reliable, Secure, and Low-Power Integrated Circuits. Springer, 2020. – The book is available for students that are interested
‏Miki, Takuji, et al. "Si-backside protection circuits against physical security attacks on flip-chip devices." IEEE Journal of Solid-State Circuits 55.10 (2020): 2747-2755.‏
Nagata, Makoto, Takuji Miki, and Noriyuki Miura. "Physical attack protection techniques for IC chip level hardware security." IEEE transactions on very large scale integration (VLSI) systems 30.1 (2021): 5-14.‏

225 Design and Implementation of a 100MHz Low-Voltage RC Frequency Reference in CMOS Technology

תכנון ומימוש מקור תדר RC 100MHz במתח נמוך בטכנולוגיית CMOS

שם המנחה: TBD

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

This project involves the design and implementation of a compact 100MHz RC frequency reference in a 65nm CMOS process, operating at a low voltage of 0.6V. RC oscillators are essential in modern electronics as they provide a low-power, small-area alternative to bulky crystal oscillators without the need for costly off-chip components. The focus will be on achieving high accuracy and stability across a wide temperature range (-40°C to 125°C) with minimal long-term drift, making this design particularly suitable for space-constrained and low-power applications like IoT devices.

מטרת הפרויקט:

Success in this project could lead to tapeout and publication, offering an excellent opportunity for 4th-year students or those interested in continuing towards a master’s degree.

תכולת הפרויקט:

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

מקורות:

S. Pan, Y. Cheng, G. Wu, Z. Wang, K. A. A. Makinwa and H. Wu, "3.2 A 0.028mm² 32MHz RC Frequency Reference in 0.18μm CMOS with ±900ppm Inaccuracy from −40°C to 125°C and ±1600ppm Inaccuracy After Accelerated Aging," 2024 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2024, pp. 56-58, doi: 10.1109/ISSCC49657.2024.10454366.
Y. Ji et al., "A Second-Order Temperature-Compensated On-Chip R-RC Oscillator Achieving 7.93ppm°C and 3.3pJ/Hz in −40°C to 125°C Temperature Range", ISSCC, pp. 64-65, Feb. 2022.
K.-S. Park et al., "A 1.4-μW/MHz 100MHz RC Oscillator with ±1030 ppm Inaccuracy from −40°C to 85°C After Accelerated Aging for 500 Hours at 125°C", ISSCC, pp. 62-64, Feb. 2023.
X. An et al., "A 0.01 mm² 10MHz RC Frequency Reference with a 1-Point On-Chip-Trimmed Inaccuracy of ±0.28% from −45°C to 125°C in 0.18μm CMOS", ISSCC, pp. 60-62, Feb. 2023.

226 Ultra-Low Power Bandgap reference

מעגל bandgap reference דל הספק

שם המנחה: TBD

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

Bandgap Reference (BGREF) circuits are a foundational building block of many Integrated Circuit (IC) systems. They provide a precise temperature independent voltage. Reference voltages are required for many applications, such as analog-to-digital converters (ADC), Audio, Voice, Clock generation and a host of other applications.

מטרת הפרויקט:

This project involves designing a bandgap reference which operates at very low power [8nW] and still generates an accurate reference.

תכולת הפרויקט:

You will need to learn about bandgap references, understand the challenges of designing them, and apply various techniques to address these challenges.

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

מקורות:

Feldman and J. Shor, "A 0.0106 mm2 8nW Resistor-Less BJT Bandgap Reference in 65nm," ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), Lisbon, Portugal, 2023, pp. 85-88, doi: 10.1109/ESSCIRC59616.2023.10268740.

227 Analog implementation of a Spiking Neural network

מימוש אנאלוגי של רשת נוירונים המפועלים ע"י פולסים

שם המנחה: Neil Feldman

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

In recent years Artificial Neural Networks (ANN) have reached maturity, and AI is becoming a technology used everywhere. ChatGPT , Bard and Bing have vast distribution and ANN farms are growing exponentially. The ANN attempts to mimic the human brain as closely as possible to achieve the best possible computing power. As the brain signals are analog and spikey by nature the next step for Artificial Neural Networks is to implement Analog Spiking Neural networks (A-SNN).The aim of this project is to implement a A-SNN which is competitive with recent state-of-the-art publications.

מטרת הפרויקט:

In this project you will design a highly compact matrix of Analog Spiking Neurons that combined implement a full Analog Spiking Neural networks . The Neuron implementation will include the design of a switched-cap integrator and a comparator with a precise programable threshold (see figure below).Both the switched-cap integrator and the comparator will be based on previous designs. Once the Neuron is designed you will also design an array of Neurons which implements a full Analog Spiking Neural networks. You will need to learn the theory and then implement the circuit in 28nm/0.18u CMOS. The design includes both analog and digital blocks, which will allow you to develop skills in both.

תכולת הפרויקט:

In this project the student will first design a Spiking Neuron and then combine them into a full matrix that becomes a full Analog Spiking Neural Network. The implementation will be done using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance.

There can be more than one project here, since there are both circuit and system aspects which have to be developed.

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

Some knowledge of machine learning and neural networks will be extremely useful in this project.

מקורות:

Y. Ko, S. Kim, K. Shin, Y. Park, S. Kim, and D. Jeon, “A 65 nm 12.92-nJ/Inference Mixed-Signal Neuromorphic Processor for Image Classification,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 70, no. 8, pp. 2804–2808, Aug. 2023
M. Ochs, M. Dietl, and R. Brederlow, “An Analog and Time-Discrete Neuron with Charge-Injection for Use in Ultra-Low Power Spiking Neural Networks,” in 2024 19th Conference on Ph.D Research in Microelectronics and Electronics (PRIME). Larnaca, Cyprus: IEEE, Jun. 2024, pp. 1–4
J. Song, X. Tang, H. Luo, K. Xu, Y. Wang, Z. Ji, R. Wang,and R. Huang, “Spike-CIM: A 290TOPS/W Spike-Encoding Sparsity Adaptive Computing-in-Memory Macro with Differential Charge-Domain Integrate-and-Fire,” in 2022 IEEE Asian Solid-State Circuits Conference (A-SSCC). Taipei, Taiwan: IEEE, Nov. 2022, pp. 1–3

228 Mixed-analog /digital Capacitive readout circuit for mechanical and Optical sensors

מעגל קריאה קיבולי אנלוגי / דיגיטלי עבור חיישנים מכניים

שם המנחה: TBD

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

There are many types of sensors which change the value of a capacitor upon sensing a physical parameter, like pressure, fluid level, mechanical stress and other. This change in capacitance must be detected by a readout circuit, which can be either an analog circuit (analog to digital converter) or a digital circuit in some cases (like a frequency based converter).

מטרת הפרויקט:

In this project an analog/digital capacitance-to-digital readout circuit will be designed for mechanical sensors. These sensors are useful to measure a physical/mechanical parameter, such as pressure/vibration/acceleration/ ultrasound or optical excitation. The sensing capacitor is sensitive to the physical parameter and its capacitance changes linearly during the sensing. The interface circuit is based on two ring oscillators, which drive programmable capacitors. One of the capacitors is the sensing capacitor, while the second capacitor is a known reference capacitor. Each ring oscillator will generate a frequency, which is proportional to the capacitor which it drives. Several algorithms will be used to cancel the offset between the two ring oscillators. The result will be a digital word which is linearly proportional to the sensed parameter. It will be attempted to develop a novel circuit which is competitive with state-of-the-art sensors reported in the literature.

תכולת הפרויקט:

Students involved will survey the prior-art sensors and understand their performance level. After this, a ring oscillator sensor will be designed and simulated using virtuoso tools. The sensor will be compared to the state-of-the-art. An outstanding project may even be able to tape-out the sensor to achieve measured results. This project may lead to a journal publication and can be extended to a Master’s thesis.

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

מקורות:

“Capacitance-to-Digital Converter for Operation Under Uncertain Harvested Voltage down to 0.3V with No Trimming, Reference and Voltage Regulation” by Orazio AIELLO, Paolo CROVETTI and Massimo ALIOTO. International Solid State Circuits Conference 2020, pp. 74.

229 Frequency Locked Loop Circuit for High Frequency IC Clocks

מעגל מייצר תדר למעגלים משולבים

שם המנחה: TBD

אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

A stable clock source is one of the most important requirements for integrated circuit designs. Fully integrated on-chip generation of a clock source has become more important as system-on-chip designs have proliferated. More specifically, wireless sensor nodes for Internet-of-Things (IoT) applications have a small form factor and limited board space, making it difficult to integrate crystal oscillators, especially for implantable applications. An on-chip oscillator requires low power consumption and energy per cycle, frequency stability over varying ambient temperatures, long-term stability, and low supply voltage sensitivity. Low oscillator power consumption is important in a system with low activity where the standby current dominates the total power consumption, as is the case with a wake-up timer or a sleep mode timer. An oscillator must also show good frequency stability and resistance to temperature supply voltage and random variations. At low voltage and low power, this becomes even more challenging.

מטרת הפרויקט:

In this project, several novel techniques will be utilized to design an FLL. These techniques involve a combination of analog, digital and device physics concepts. During this work, you will design a novel FLL, all of which will be implemented in a Si IC.

תכולת הפרויקט:

In this project the student will design an FLL using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance. This project will include a tapeout and Silicon measurements. The successful conclusion of this project may lead to an academic publication.

קורסי קדם:

83203- מבוא למעגלים- חובה
83322 אלקטרוניקה אנלוגית– חובה
83323 - תכן מעגלים ספרתיים – חובה
(8330801 מעגלים אלקטרוניים ספרתיים בתוכנית הישנה)
768361101 מעגלים משולבים אנלוגיים – מומלץ

דרישות נוספות:

מקורות:

M. Choi, T. Jang, S. Bang, Y. Shi, D. Blaauw and D. Sylvester, "A 110 nW Resistive Frequency Locked On-Chip Oscillator with 34.3 ppm/°C Temperature Stability for System-on-Chip Designs," in IEEE Journal of Solid-State Circuits, vol. 51, no. 9, pp. 2106-2118, Sept. 2016, doi: 10.1109/JSSC.2016.2586178.
Djemouai, M. A. Sawan and M. Slamani, "New frequency-locked loop based on CMOS frequency-to-voltage converter: design and implementation," in IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 48, no. 5, pp. 441-449, May 2001, doi: 10.1109/82.938354.
D. S. Truesdell, A. Dissanayake and B. H. Calhoun, "A 0.6-V 44.6-fJ/Cycle Energy-Optimized Frequency-Locked Loop in 65-nm CMOS With 20.3-ppm/°C Stability," in IEEE Solid-State Circuits Letters, vol. 2, no. 10, pp. 223-226, Oct. 2019, doi: 10.1109/LSSC.2019.2946767.

230 Hardware acceleration for AI computation

מאיצי חמרה ייעודיים עבור חישובי בינה מלאכותית

שם המנחה: ד"ר יהודה (אודי) קרא

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

יישומי בינה מלאכותית כגון זיהוי תמונה, ועיבוד שפה נדרשים לחישובים אריתמטיים אינטנסיביים המאופיינים על ידי מספר יחסית מצומצם של פונקציות מתמטיות ממוקדות הנקראות איטרטיבית וצורכות את מרבית משאבי החישוב. האצת חמרה ייעודית של פונקציות אלו יכולה ליעל את ביצועי תהליך החישוב באופן דרמטי מבחינת זמן תגובה ומשאבי אנרגיה.

מטרת הפרויקט:

בחירה ומימוש של פונקציית חמרה להאצת חישובי בינה מלאכותית בדגש על חישובים מקורבים ברמת דיוק וביעילות אנרגטית גבוהה

תכולת הפרויקט:

הגדרה, פיתוח ומימוש של המאיץ, מידול המאיץ, מדידה ושיפור רמת הדיוק של החישוב, הוכחת התכנות ויעילות מימוש פיסי ע"י מימוש המאיץ בקוד ורילוג וסינתזה שלו.

קורסי קדם:

נדרשת שליטה טובה וניסיון בתחומים הבאים: תכן לוגי, קידוד C, ורילוג, ופייתון. חובה לקחת במקביל את הקורס "עקרונות תכנון דיגיטליים" (במסטר ב')

דרישות נוספות:

רצוי לפתח ידע ולקחת קורסים בתחומי למידת מכונה ובינה מלאכותית. תוך שימוש בכלי התכנה הנפוצים לכך בדגש על PyTorch

מקורות:

https://enicslabs.com/academic-courses/hardware-for-deep-learning/

בעיקר הרצאות 1a,1b2a,2b

231 Project with Industry 1

פרוייקט בשיתוף תעשייה 1

שם המנחה: פרופ' אדם תימן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה.

מטרת הפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה. מטרת הפרוייקט תיקבע בשיתוף עם החברה.

תכולת הפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה. תכולת הפרוייקט תיקבע בשיתוף עם החברה.

קורסי קדם:

אין

דרישות נוספות:

אין להירשם לפרוייקט אלא לאחר אישור וחתימה על ההסכם בין האוניברסיטה והחברה. לפרטים נוספים, ניתן לפנות לפרופ' אדם תימן adam.teman@biu.ac.il

מקורות:

אין

232 Project with Industry 2

פרוייקט בשיתוף תעשייה 2

שם המנחה: פרופ' אדם תימן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה.

מטרת הפרויקט:

תכולת הפרויקט:

קורסי קדם:

אין

דרישות נוספות:

מקורות:

אין

233 Project with Industry 3

פרוייקט בשיתוף תעשייה 3

שם המנחה: פרופ' אדם תימן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה.

מטרת הפרויקט:

תכולת הפרויקט:

קורסי קדם:

אין

דרישות נוספות:

מקורות:

אין

234 Project with Industry 4

פרוייקט בשיתוף תעשייה 4

שם המנחה: פרופ' אדם תימן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה.

מטרת הפרויקט:

תכולת הפרויקט:

זהו פרוייקט אשר יבוצע בתוך מקום העבודה של סטודנט שמועסק במקום עבודה זה ולאחר חתימה על הסכם מול האוניברסיטה.

קורסי קדם:

אין

דרישות נוספות:

מקורות:

אין

235 Gain Cell Dynamic Content Addressable Memory for Processing-in-Memory Operations

זיכרון אסוציאטיבי דינמי לעיבוד בזיכרון ומימוש מכונת צייטלין

שם המנחה: נדב דבורה

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בשנים האחרונות תחום העיבוד בזכרון זוכה לתשומת לב רבה בשל מגבלות צוואר בקבוק הזיכרון במערכות מחשוב מסורתיות. אחת הדרכים להתגבר על בעיה זו היא שילוב יכולות חישוב בתוך מבני זיכרון. זיכרון CAM (Content Addressable Memory) מאפשר חיפוש מקבילי ומהיר של מידע, וארכיטקטורת Gain Cell Dynamic CAM (GCDCAM) המיושמת בטכנולוגיות מתקדמות מציעה שילוב של צפיפות גבוהה, חסכון בהספק ויעילות חישובית. הפרויקט בוחן כיצד ניתן לנצל ארכיטקטורה מסוג NAND GCDCAM לביצוע פעולות עיבוד-בזיכרון, עם פוטנציאל ליישום אלגוריתמים מתקדמים כגון מכונת צייטלין באופן ישיר במבנה הזיכרון.

מטרת הפרויקט:

מטרת הפרויקט היא לבחון, לממש ולנתח ארכיטקטורת NAND GCDCAM חדשנית עבור פעולות עיבוד בזיכרון. היעד המרכזי הוא להציג יישום ראשוני של מכונת צייטלין תוך שימוש בארכיטקטורה זו, ולהעריך את היתרונות מבחינת יעילות אנרגטית, זמן חישוב וצפיפות. התוצרים הסופיים כוללים תכנון ברמת מעגל, סימולציות המאמתות את ביצועי הארכיטקטורה, והשוואה ליישומים חלופיים.

תכולת הפרויקט:

הסטודנטים יתכננו ארכיטקטורת NAND GCDCAM לביצוע פעולות לוגיות ישירות במערך הזיכרון, ויאמתו את פעולתה באמצעות סימולציות ברמת טרנזיסטור ומערכת. בנוסף, הם יפתחו יישום של מכונת צייטלין וינתחו את ביצועי המערכת בהשוואה לארכיטקטורות חלופיות.

קורסי קדם:

מעגלים משולבים ספרתיים

תכן מעגלים ספרתיים

דרישות נוספות:

מקורות:

P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
K. Pagiamtzis and A. Sheikholeslami, "Content-addressable memory (CAM) circuits and architectures: a tutorial and survey," in IEEE Journal of Solid-State Circuits, vol. 41, no. 3, pp. 712-727, March 2006
https://tsetlinmachine.org

236 Parallel-Selector ReRAM Architecture for In-Memory Computing

ארכיטקטורת זכרון רסיסטיבי מסגנון NAND לביצוע פעולות חישוב בזכרון

שם המנחה: נדב דבורה

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זיכרון רסיסטיבי (ReRAM) הוא טכנולוגיית זיכרון מתקדמת המתבססת על רכיבים בעלי התנגדות משתנה לאחסון מידע, ומהווה חלופה מבטיחה ל־SRAM ול־Flash בזכות צפיפות גבוהה, צריכת הספק נמוכה ויכולת אינטגרציה טבעית עם מעגלי CMOS. ארכיטקטורת NAND ReRAM מאפשרת גם ביצוע חישובים לוגיים ישירות בתוך מערכי הזיכרון, וכך מציעה פתרון יעיל לבעיית צוואר הבקבוק שבין המעבד לזיכרון. מבנה זה יוצר בסיס חדשני ליישום אלגוריתמים חישוביים חסכוניים, ובמיוחד לרשתות נוירונים בינאריות.

מטרת הפרויקט:

מטרת הפרויקט היא לתכנן ולבחון ארכיטקטורת NAND ReRAM המאפשרת אחסון וחישוב משולבים, ולהדגים באמצעותה יישום ראשוני של רשת נוירונים בינארית. התוצרים יכללו תכנון, סימולציות וניתוח ביצועים בהשוואה לארכיטקטורות קיימות.

תכולת הפרויקט:

הסטודנטים יתכננו ארכיטקטורת NAND ReRAM, יבצעו סימולציות לאימות פעולתה, וידגימו רשת נוירונים בינארית על בסיס הזיכרון.

קורסי קדם:

מעגלים משולבים ספרתיים

תכן מעגלים ספרתיים

דרישות נוספות:

מקורות:

Y. Chen, "ReRAM: History, Status, and Future," in IEEE Transactions on Electron Devices, vol. 67, no. 4, pp. 1420-1433, April 2020
S. Kvatinsky et al., "MAGIC—Memristor-Aided Logic," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 61, no. 11, pp. 895-899, Nov. 2014
Shuangchen Li, Cong Xu, Qiaosha Zou, Jishen Zhao, Yu Lu, and Yuan Xie. 2016. Pinatubo: a processing-in-memory architecture for bulk bitwise operations in emerging non-volatile memories. In Proceedings of the 53rd Annual Design Automation Conference (DAC '16)
S. Kvatinsky, M. Ramadan, E. G. Friedman and A. Kolodny, "VTEAM: A General Model for Voltage-Controlled Memristors," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 62, no. 8, pp. 786-790, Aug. 2015

237 Layer normalization accelerator for transfomer network architecture

מאיץ שכבת נורמליזציה לרשתות מבוססות ארכיטקטורת טרנספורמר

שם המנחה: אליהו לוי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

,ארכיטקטורה, תכן לוגי, soc, embedded systems, rtl

מטרת הפרויקט:

מאיץ חומרה שעבר סימולציית rtl וסינטזה והצגת התוצאות (power, performance, area)

תכולת הפרויקט:

סקירת ספרות עדכנית של מאיצי חומרה לשכבת נורמליזציה.

תכנון המאיץ והצגת תרשים (בהדרכת המנחה)

כתיבת קוד rtl

סינטזה של הדיזיין

קורסי קדם:

תכן לוגי, digital vlsi design (חובה)

דרישות נוספות:

רקע בלמידת מכונה ורקע בכתיבת קוד rtl

מקורות:

238 Dnn platform development for micro processors

פיתוח פלטפורמת dnn למיקרו מעבדים

שם המנחה: אליהו לוי

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

רשתות מבוססות ארכיטקטורת הtransformer מהוות את השכבה העיקרית בעולם הלמידה העמוקה והסיבה המרכזית להתפתחות התחום.

לצד זאת הtransformer דורש משאבים כבדים ולא מתאים למיקרו בקרים ועבודה בסביבת embedded.

בשנים האחרונות נעשו נסיונות להתאים מודלים כאלה למיקרו בקרים באמצעות טכניקות שונות. עם זאת הנסיונות האלה נעשים בפלטפורמות גדולות כמו python וonnx ומותאמות למיקרו בקרים מסויימים בלבד.

מטרת הפרויקט:

בפרוייקט זה נמשיך בפיתוח של פלטפורמת ai לsystem on chip(SOC) אשר פותח באניקס במטרה להריץ מודל בגודל מינימלי.

תכולת הפרויקט:

המרה של מודל בפיתון לפורמט בינארי

סיום בניית השכבות הבסיסיות של המודל בשפת c

בניית סימולטור לבדיקת התוצאות.

הרצה של כמה שכבות במודל

קורסי קדם:

פייתון, תכנות מונחה עצמים, assembly

דרישות נוספות:

מקורות:

arXiv
https://arxiv.org
PDF
TensorFlow Lite Micro: Embedded Machine Learning on TinyML ...

239 Electrolyte Impedance Spectroscopy

איפיון אימפדנס של אלקטרוליט

שם המנחה: פיני טנדייטניק ונועה עדרי

אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

Electrochemical Impedance Spectroscopy (EIS) can provide detailed information regarding biochemical processes and electrolyte composition.

The EIS can provide insights about solution composition or the nature of the grafting or plated material on the electrodes [1]. The EIS can also be used in synthetic biology-based sensors [2]

A setup of 2,3,4 electrode setup [1,3] can be used for obtaining the measurements for a specific challenging problem. The advantages and the disadvantages of each strategy will be evaluated.

Cyclic voltammetry and chronoamperometric methods and modeling might be evaluated.

This project is a collaboration with Prof. Drazen Jurisic (https://www.fer.unizg.hr/en/drazen.jurisic ) from Department of electronics in Zagreb University (he is an expert in analog circuits).

מטרת הפרויקט:

This project is about understanding and modelling electrochemical impedance spectroscopy (EIS) and exploring potential applications for EIS.

תכולת הפרויקט:

In this multi-disciplinary project, the student will learn how Electrochemical Impedance Spectroscopy can be used for material characterization. The project includes integration of analog and digital circuitry with wet biochemical material (optional).

קורסי קדם:

מעגלים משולבים

דרישות נוספות:

מקורות:

Wang, S., Zhang, J., Gharbi, O. et al. Electrochemical impedance spectroscopy. Nat Rev Methods Primers 1, 41 (2021). https://doi.org/10.1038/s43586-021-00039-w
Din, M. Omar, et al. "Interfacing gene circuits with microelectronics through engineered population dynamics." Science advances 6.21 (2020): eaaz8344. (https://www.science.org/doi/10.1126/sciadv.aaz8344 )
Franks, Wendy, et al. "Impedance characterization and modeling of electrodes for biomedical applications." Biomedical Engineering, IEEE Transactions on52.7 (2005): 1295-1302.‏
Palmsens 4 Potentiostat , (https://www.bioanalytics.co.il/products/electrochemistry/palmsens-4-potentiostat-galvanostat-eis/ )

240 High-Abstraction Behavioral Modeling of a Mixed-Signal Photonic Core for SoC Verification

בניית מודל מדמה ליבה של מאיץ פוטוני לוריפיקציה בצ'יפ

שם המנחה: יונתן פוגצ'וב

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

The integration of novel analog or mixed-signal accelerators into a digital SoC requires a functional model that can operate within a digital simulation environment. Behavioral modeling in a standard HDL like SystemVerilog is a technique to create high-level functional models of analog circuits, enabling faster simulation while capturing key behaviors.

מטרת הפרויקט:

Develop and verify a pin-accurate, cycle-approximate behavioral model of a photonic core using SystemVerilog.

תכולת הפרויקט:

Abstract the photonic accelerator core and create a high-level, parametrizable SystemVerilog behavioural model.

Develop a golden reference model, create a verification testbench and demonstrate operation correctness.

קורסי קדם:

מעגלים משולבים ספרתיים

דרישות נוספות:

מקורות:

241 Advanced dynamic memory bitcells

מבנים מתקדמים לזיכרון דינאמי

שם המנחה: רומן גולמן

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

מטרת הפרויקט:

Characterization of novel GC-eDRAM bitcell topology and physical design of memory array based on it.

תכולת הפרויקט:

This research project will include Virtuoso based simulation in advanced technology nodes, designing the array architecture and implementing it in physical layout

קורסי קדם:

מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

מעגלי ומערכות וי.אל.אס.איי. דיגיטליים - 83-612

מקורות:

P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5
Configurable Multi-Port Dynamic Bitcell with Internal Refresh Mechanism https://ieeexplore.ieee.org/document/8617861
A 4T GC-eDRAM Bitcell with Differential Readout Mechanism For High Performance Applications https://ieeexplore.ieee.org/document/10559672

242 FPGA Logic and Hardware Accelerator Design tailored for 3-SAT to SSP reduction

תכן האצת חמרה בורילוג עבור ממיר בעיית 3-SAT NP-Complete לפתרון יעיל בייצוג כבעיה אחרת"

שם המנחה: אלישבע סולומון

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

בעיית Satisiability היא בעיה NP קשה שיישום פתרונותיה מביא תועלת בתחומים רבים, ניתוח תוכנה, AI, תכנון מעגלים. כיום SAT מהווה צוואר בקבוק בייעול פונקציות וחישובים באלקטרוניקה ותוכנה. לכן אדוות שיפור סיבוכיות הפתרון משמעותיים מאוד וישנו עיסוק נרחב של עולם המחקר בתחום. הפתרונות הנפוצים נעזרות בהערכות, פתרונות מקורבים והסתברותיים על מנת לפתור בזמן סביר ובאופן יעיל. פתרון בעיות קשות נחשב בעל עלות אקספוננציאלית בזמן או/ו זכרון. אולם ידוע שבין בעיות קשות הרדוקציה היא בסד"ג פולינומילי. בפרויקט הזה, נעזר במאיץ חומרה שנבנה עבור בעיה קשה נוספת – SSP, שכבר קיימת עבורה מאיץ חומרה יעיל - כאבן בניין לפתרון בעיית SAT. המאיץ לבעיית SSP הינו ייחודי בייעולותו מבחינת זכרון וזמן בצורה משמעותית יחסית לקיים. ייחודיותו מתבטאת בתצורה שמתאימה לבעיה הלוגית, כך שהחישוב מתבצע במהלך חלחול אותו מקבילים שמתרכזים לפתרון. מאיץ זה יהווה התשתית לפתרון בעיית 3-SAT לפרויקט.

מטרת הפרויקט:

בפרויקט, לאחר טעימה מהרקע לבעיה, הבנת הישגי ומגבלות הפתרונות בתוכנה, והכרת המעגל לתכנון בחמרה – תידרשו למדל את החישוב בשפת חמרה (verilog/VHDL), לסנטז ולממש את המעגל על גבי תשתית FPGA. מטרתנו לנתח ולבחון את ביצועיו ולהשוות לדיווחי ביצועי הפתרונות התוכנתיים שהוצעו בעבר.

תכולת הפרויקט:

הפרויקט כולל מספר שלבים:

לימוד רקע תיאורטי על בעיות לדוגמא שהמאיץ פותר והבנת אופן פעולתו – על מנת להיעזר בו לשימוש בפרויקט. הכרת פתרונות אחרים המוצעים כיום וביצועיהם לשם השוואה עתידית.
תכנון ממיר חומרתי כחלק ממאיץ ייחודי. כולל תכנון מקדים לרדוקציה בין SAT לSSP מתוך בניות קיימות.
כתיבת קוד ורילוג (בהנחייה), סינטזה וצריבה על FPGA, בקונפיגורציה שמתאימה לבעיות NP קשות כלליות ובקונפיגורציה מצומצמת לבעיה הספציפית exCov.
בניית ממשק קוד לווידוא הפתרונות.
ניתוח ביצועי המאיץ והשוואה לפתרונות הקיימים.

ניתן גם להגיע מכאן לפתרון בעיית האופטימיזציה לבעיה הקשה, חילוץ לאחור של הפתרון.

קורסי קדם:

יתרון אך לא חובה: עקרונות של תכנון מערכות דיגיטליות או בעלי רקע בתכנות VERILOG. (במידה ואין, ניתן ללמוד עצמאית מראש או גם במהלך הסמסטר הראשון VERILOG בסיסי ילמד בקורס מעגלי ומערכות VLSI דיגיטליים, קורס חובה למסלול ננו בסמסטר א')
ייתרון אך לא חובה: אופטימיזציה
ייתרון אך לא חובה: אלגוריתמיקה ומבני נתונים

דרישות נוספות:

מקורות:

J. Zhu, A. Salhotra, C.R. Meinecke, P. Surendiran, R. Lyttleton, D. Reuter, H. Kugler, S. Diez, A. Månsson, H. Linke, T. Korten. Solving the 3‐Satisfiability Problem Using Network‐Based Biocomputation. Advanced Intelligent Systems, 2022.
Guo, W., Wang, J., He, M., Ren, X., Tian, W. and Wang, Q., 2018. An Efficient Method to Transform SAT problems to Binary Integer Linear Programming Problem. arXiv preprint arXiv:1803.09963.
Alouneh, S., Abed, S.E., Al Shayeji, M.H. and Mesleh, R., 2019. A comprehensive study and analysis on SAT-solvers: advances, usages and achievements. Artificial Intelligence Review, 52(4), pp.2575-2601.

243 FPGA Logic and Hardware Accelerator Design for NBC inspired unique 3-SAT Solver

תכן האצת חמרה בורילוג עבור FPGA לפתרון בעיית 3-SAT ע"י שיטת חלחול אותות ומקבול

שם המנחה: אלישבע סולומון

אחראי/ת אקדמי/ת: פרופ' איתמר לוי

הרקע לפרויקט:

בעיית Satisiability היא בעיה NP קשה שיישום פתרונותיה מביא תועלת בתחומים רבים, ניתוח תוכנה, AI, תכנון מעגלים. כיום SAT מהווה צוואר בקבוק בייעול פונקציות וחישובים באלקטרוניקה ותוכנה. מכאן העיסוק הנרחב בחיפוש אחר דרכי ייעול הפתרון בעולם המחקר וכן העניין מצד התעשייה. פתרון בעיות קשות וביניהם בעיה זו נחשב בעל עלות אקספוננציאלית בזמן או/ו זכרון. הפתרונות הנפוצים נעזרים בהערכות, פתרונות מקורבים והסתברותיים על מנת לפתור בזמן סביר ובאופן יעיל. פרויקט זה שואב השראה מרשת NBC כללית וגמישה לפתרון בעיות קשות רבות, מטרתו להתאים את הרשת לתכנון חשמלי עבור פתרון בעיית SAT. הדבר יעשה הן בהסתמך על אבני בניין בסיסיות קיימות לרשת והן על ידי תכנון אבני בניין ומערכת ייחודית לבעיה. התאמה ייחודית זו בעלת פוטנציאל לשיפור על פני הצעות רדוקציה בין רשתות שונות, כאשר המטרה להשוות לאפשרויות אחרות קיימות.

מטרת הפרויקט:

בפרויקט, הסטודנטים ילמדו את הפתרונות הקיימים הנפוצים לSAT, יעסקו בתכנון מערכת מהרעיון אל המימוש הפרקטי בחומרה, כאן עבור בעיית SAT בחשיבה על התאמה ייחודית לבעיה. בפרויקט הסטודנטים יתנסו בתכנון ייעודי לFPGA, סינטזה, צריבה וניתוח תוצאות פתרון.

במהלך הפרויקט הסטודנטים ייחשפו לכלים ותהליך design, יביאו לידי ביטוי ידע בנושא תכנון שבבים ואלגוריתמים, יתנסו בסינטזה על FPGA ומימוש חמרתי ויבצעו אופטימיזציה ובחינה עמוקה.

תכולת הפרויקט:

הפרויקט כולל מספר שלבים:

לימוד רקע תיאורטי על הפתרונות הקיימים הנפוצים לSAT תוך תשומת לב לזמני ריצה וזכרון נדרש. זאת במטרה להשוות לחוזקת הפתרון שלהם. הסטודנטים יכירו את עבודות המקדימות שנעשו, יכירו את המעגל לתכנון בחמרה.
תכנון מערכת והערכות מקדימות - תכנון הרשת, הערכות סד"ג לתכנון, הכרעות ייצוג. כולל בניית ממשק קוד לווידוא הפתרונות. הסקת מוצאי רשת – ניתן בקוד והן בורילוג ע"י חומרת עיבוד-מטרים (preprocessing) ייעודית לפי הצעת התכנון.
כתיבת קוד ורילוג (בהנחייה), סימולציה, סינטזה וצריבה על FPGA, בקונפיגורציה שמתאימה לבעיות NP קשות כלליות ובקונפיגורציה מצומצמת לבעיה הספציפית 3-SAT. חלק זה ניתן לבצע בשני פאזות: תכנון קומבינטורי טהור ולאחר מכן סנכרוני עבור בעיות גדולות יותר.
ניתוח ביצועי המאיץ והשוואה לפתרונות הקיימים.
ניסוח מסקנות, תוצאות.

קורסי קדם:

יתרון אך לא חובה: עקרונות של תכנון מערכות דיגיטליות או בעלי רקע בתכנות VERILOG. (במידה ואין, ניתן ללמוד עצמאית מראש או גם במהלך הסמסטר הראשון VERILOG בסיסי ילמד בקורס מעגלי ומערכות VLSI דיגיטליים, קורס חובה למסלול ננו בהנדסת חשמל בסמסטר א')
יתרון אך לא חובה: אופטימיזציה
יתרון אך לא חובה: אלגוריתמיקה ומבני נתונים

דרישות נוספות:

מקורות:

J. Zhu, A. Salhotra, C.R. Meinecke, P. Surendiran, R. Lyttleton, D. Reuter, H. Kugler, S. Diez, A. Månsson, H. Linke, T. Korten. Solving the 3‐Satisfiability Problem Using Network‐Based Biocomputation. Advanced Intelligent Systems, 2022.
Aluf-Medina, M., Korten, T., Raviv, A., Nicolau Jr, D.V. and Kugler, H., 2021, January. Formal semantics and verification of network-based biocomputation circuits. In International Conference on Verification, Model Checking, and Abstract Interpretation (pp. 464-485). Cham: Springer International Publishing.

244 Investigating the unique properties of iontronic components and designing innovative computational circuits

חקירת התכונות הייחודיות של רכיבים יונטרוניים ותכנון מעגלי חישוב חדשניים

שם המנחה: נועה עדרי פריימן

אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

רכיבים יונטרוניים, הינם רכיבים המבוססים על ננו תעלות בהן ניתן להזרים תמיסה המכילה מולקולות טעונות (יונים). לאחרונה הראו שניתן לממש רכיבים כמו דיודות וטרנזיסטורים למימוש מעגלים הדומים בהתנהגותם למעגלים אלקטרוניים. בעזרת רכיבים אלה הראנו כי ניתן לממש מעגל משולב שבו הזרם הוא זרם של יונים. מעגלים אלה נקראים מעגלים יונטרוניים משולבים.

מטרת הפרויקט:

לבנות מעגל חישובי חדשני המיישם את התכונות הייחודיות של הרכיבים היונטרוניים.

תכולת הפרויקט:

סקר ספרות על מעגלים יונטרוניים משולבים. מדידה של הרכיבים היונטרוניים ואפיון התכונות הייחודיות של הרכיב.

אפיון מודול חישובי המבוסס על הרכיבים היונטרוניים ובנייתו בעזרת כלי הסימולציה המשמשים לתכנון מעגלים אלקטרוניים

קורסי קדם:

מעגלים משולבים

דרישות נוספות:

מקורות:

Sabbagh, Barak, Noa Edri Fraiman, Alex Fish, and Gilad Yossifon. "Designing with Iontronic Logic Gates─ From a Single Polyelectrolyte Diode to an Integrated Ionic Circuit." ACS Applied Materials & Interfaces 15, no. 19 (2023): 23361-23370.

245 Development of a Learning System Based on Iontronic Integrated Circuits

פיתוח מערכת לומדת המבוססת על מעגלים משולבים מבוססי יונים

שם המנחה: נועה עדרי פריימן

אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

רכיבים יונטרוניים מבוססים על ננו-תעלות, דרכן ניתן להזרים תמיסה המכילה מולקולות טעונות (יונים). לאחרונה הודגם כי ניתן לממש רכיבים בסיסיים כגון דיודות וטרנזיסטורים, ולהשתמש בהם ליצירת מעגלים המתנהגים באופן דומה למעגלים אלקטרוניים. באמצעות רכיבים אלה ניתן לממש מעגל משולב שבו הזרם הוא זרם יונים – מעגלים אלו נקראים מעגלים יונטרוניים משולבים.

בשל אופיין של תנועת היונים, רכיבים אלו מאופיינים ביכולת זיכרון ייחודית: פעולתם החשמלית יכולה להיות תלויה בהיסטוריה של ההפעלה. בפרויקט זה נרצה לנצל תכונה זו כדי לבחון את בנייתן של מערכות לומדות מבוססות יונים.

מטרת הפרויקט:

מטרת הפרויקט היא לחקור את הפוטנציאל של רכיבים יונטרוניים ליצירת מערכות לומדות מבוססות יונים.

תכולת הפרויקט:

סקר ספרות על מעגלים יונטרוניים משולבים ועל עקרונות מערכות לומדות.
התנסות בהפעלת רכיבים יונטרוניים ומדידת התנהגותם החשמלית.
ניתוח תכונות הזיכרון של הרכיבים והשפעת ההיסטוריה של ההפעלה על ביצועיהם.
תכנון והדגמה ראשונית של מערכת לומדת מבוססת יונים.

קורסי קדם:

מעגלים משולבים

דרישות נוספות:

מקורות:

Sabbagh, Barak, Noa Edri Fraiman, Alex Fish, and Gilad Yossifon. "Designing with Iontronic Logic Gates─ From a Single Polyelectrolyte Diode to an Integrated Ionic Circuit." ACS Applied Materials & Interfaces 15, no. 19 (2023): 23361-23370.
The Tsetlin Machine A Game Theoretic Bandit Driven Approach to Optimal Pattern Recognition with Propositional Logic

246 High-Performance Memory Architecture for AI Accelerators

ממשק זכרון יעיל עבור להאצת יישומי בינה מלאכותית

שם המנחה: ד"ר אודי קרא

אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

אתגר מרכזי במערכות בינה מלאכותית מודרניות הינו צמצום הפער בין יכולות חישוב לבין גישה יעילה לנתונים. בעוד שמאיצים ייעודיים לבינה מלאכותית מסוגלים לספק עוצמת עיבוד גבוהה, ביצועיהם מוגבלים על ידי רוחב פס הזיכרון, זמני השהיה ויעילות אנרגטית. פרויקט זה שואף לפתח ארכיטקטורת זיכרון עתירת ביצועים, הניתנת להרחבה, אשר תייעל את תנועת הנתונים.

מטרת הפרויקט:

הבנה מעמיקה של אתגרי ממשק הזכרון ביישומי בינה מלאכותית והפתרונות הקיימים, הגדרה ופיתוח של פתרון אפקטיבי. רכישת ניסיון מעמיק תיאורטי ומעשי בפיתוח תכנון דיגיטלי מורכב.

תכולת הפרויקט:

מחקר, הגדרה ומימוש של ממשק הזכרון הגדרה, מידול הפתרון בסימולציה וב- FPGA , מדידה ושיפור ביצועים, הוכחת התכנות מימוש פיסי ע"י קידוד סינתזה שלו לתהליך ASIC.

קורסי קדם:

דרישות נוספות:

רצוי לפתח ידע ולקחת קורסים בתחומי למידת מכונה ובינה מלאכותית. תוך שימוש בכלי התכנה הנפוצים לכך בדגש על PyTorch

מקורות:

https://enicslabs.com/academic-courses/hardware-for-deep-learning/
בעיקר הרצאות 1a,1b2a,2b
https://enicslabs.com/academic-courses/hardware-for-deep-learning/
בעיקר הרצאות 1a,1b2a,2b

פרויקטים נוספים מומלצים

105 Electrical Properties of Electrolyte and cells

איפיון תכונות חשמליות של של אלקטרוליט ותאים

שם המנחה: דפנה לבנברג, פיני טנדייטניק

אחראי/ת אקדמי/ת: פרופ' שפי אורית

הרקע לפרויקט:

בשנים האחרונות עם ההתקדמות הטכנולוגית ושיפור יכולות המדידה עולה הצורך בפיתוח חישנים ואלקטרודות בעלי ממשק לסביבה ביולוגית. פרויקט זה עוסק במדידת אימפדנס של אלקטרוליט / מדיום ביולוגי / cell containing solution [1,2].

במסגרת הפרויקט יבחנו אלקטרודות אשר יבואו במגע עם תמיסות אלקטרוליטיות בעלי מיגוון של ריכוזים של חומרים כימיים וסוגי תאים שונים.

מטרת הפרויקט:

התלמידים יחשפו לתהליכי איפיון תווך ביולוגי בעזרת מדידת אימפדנס

תיבחן אפשרות למידול אלקטרודות , תמיסות ותאי עצב ב Comsol [3] ( תוכנת הסימולציה למודלים פיסיקליים) ו SPICE .

תכולת הפרויקט:

הפרויקט הוא מולטי דיסציפלינארי ומחייב לימוד מגוון נושאים הנדסיים וביולוגיים לאיפון האימפדנס האלקטרוכימי של המערכת.

בעזרת 3D PRINTER נכין התקן למדידת של MEA של חברת MCS [4]

קורסי קדם:

דרישות נוספות:

מקורות:

Yoon, Gilwon. "Dielectric Properties of Body Fluids with Various Hematocrit Levels." World Acad. Sci. Eng. Technol 5 (2011): 1646-1649.
Franks, Wendy, et al. "Impedance characterization and modeling of electrodes for biomedical applications." Biomedical Engineering, IEEE Transactions on52.7 (2005): 1295-1302.
106 Interfacing Ion-Based Integrated Circuits with On-Chip Neurons
פיתוח ממשק בין מעגלים משולבים מבוססי יונים לבין נוירונים הגדלים על שבב
שם המנחה: דפנה לבנברג ונועה עדרי פריימן
אחראי/ת אקדמי/ת: פרופ' שפי אורית / פרופ' אלכס פיש
הרקע לפרויקט:
רכיבים המבוססים על ננו-תעלות (רכיבים ננופלואידיים) מאפשרים שליטה בתנועת יונים ומולקולות טעונות באמצעות אות חשמלי. לאחרונה הודגם כי ניתן לממש רכיבים כדוגמת דיודות וטרנזיסטורים, אשר מאפשרים בניית מעגלים המתנהגים באופן דומה למעגלים אלקטרוניים. בעזרת רכיבים אלו פותח מעגל משולב שבו הזרם הוא זרם יונים – מעגלים אלה מכונים מעגלים יונטרוניים משולבים.
המערכת העצבית בטבע מבוססת גם היא על תנועת יונים ליצירת אותות חשמליים, המהווים את הבסיס לפעילות הנוירונים. כיום ניתן לגדל נוירונים על שבב ולהשפיע על פעילותם באמצעות גירוי חשמלי המועבר דרך אלקטרודות.
בפרויקט זה נבקש לבחון את היתכנותו של ממשק ישיר בין מעגלי חישוב יוניים, המבוססים על רכיבים ננופלואידיים, לבין נוירונים הגדלים על שבב.
מטרת הפרויקט:
ליצור ממשק ראשוני בין המעגל היונטרוני לבין הנוירונים הגדלים על שבב
תכולת הפרויקט:
ביצוע סקר ספרות על תחום המעגלים היונטרוניים המשולבים ועל המערכת העצבית.
התנסות בהפעלת מעגל יונטרוני משולב ולמידת עקרונות פעולתו.
התנסות בהפעלה ובמדידה של פעילות חשמלית בנוירונים הגדלים על שבב.
גיבוש הבנה של הצרכים והאתגרים בממשק בין המערכות.
הגדרת דרישות ופיתוח אב-טיפוס ראשוני של ממשק בין המעגל היונטרוני לבין הנוירונים.
קורסי קדם:
פיזיולוגיה כמותית
מעגלים משולבים
דרישות נוספות:
מקורות:
Sabbagh, Barak, Noa Edri Fraiman, Alex Fish, and Gilad Yossifon. "Designing with Iontronic Logic Gates─ From a Single Polyelectrolyte Diode to an Integrated Ionic Circuit." ACS Applied Materials & Interfaces 15, no. 19 (2023): 23361-23370.
KAGAN, Brett J., et al. In vitro neurons learn and exhibit sentience when embodied in a simulated game-world. Neuron, 2022, 110.23: 3952-3969.

311 Development and testing of fiber drawing system and for fabrication of in-fiber photonic devices

פיתוח מערכת אופטית למשיכת סיבים ולייצור התקנים פנים סיביים עבור עיבוד פוטוני

שם המנחה: משה סינואני

אחראי/ת אקדמי/ת: פרופ' זלבסקי זאב

הרקע לפרויקט:

במעבדה פותחה יכולת של יצירת התקנים בתוך סיב עי בניית preform מתאים וחימומו תוך הפעלת מנועי משיכה. תוכנת בקרה השולטת בצורה מבוקרת על תהליך החימום ומהירות ועוצמת המשיכה קובעת את שטח החתך של ההתקן הפנים-סיבי שמיוצר. מחקר בפרויקט זה כולל הבנה בתוכנת בקרה ושליטה ממחשב, הבנה אופטית והבנה של תהליכי תרמו-מכאניים בזכוכית

מטרת הפרויקט:

לפתח כלי תוכנה ב labview לשליטה על מערכת משיכת סיבים

תכולת הפרויקט:

לפתח כלי תוכנה ב labview לשליטה על מערכת משיכת סיבים ובחינת ביצועי המערכת ביצור התקני סיב

קורסי קדם:

מבוא לאופטיקה ומבוא לבקרה

דרישות נוספות:

תכנות ב Labview

מקורות:

R. Aharoni, L. Bidani, M. Sinvani and Z. Zalevsky, “Initiatory concept of localized CO2 laser based tapering rig for realization of in-fiber devices,” Optics Engineering 51(7), 075002 (2012).

312 Pump-probe based photonic super resolution approach for failure analysis of silicon wafers and integrated circuitry

מימוש שיטה פוטונית חדשנית של סופר רזולוציה לניטור תקלות בשבבי סיליקון במיקרו אלקטרוניקה

שם המנחה: משה סינואני

אחראי/ת אקדמי/ת: פרופ' זלבסקי זאב

הרקע לפרויקט:

בתחום של ניתוח כשלים במעגלי מיקרו אלקטרוניקה ניסרקים שבבי הסיליקון עי מיקרוסקופ אופטי תוך הפעלת שני קרני אור. הקרן האחת המכונה probe היא בתחום הניראה שניבלע הסיליקון ומייצר נושאי מטעם חופשיים. הקרן השנייה המכונה pump היא באינפרא אדום קרוב שבמצב רגיל לא ניבלע בסיליקון אבל כתוצאה מיצירת האלקטרונים החופשיים, קרן זו מקבלת הפסדים ופיזורים הגורמים להצרות הכתם שנוצר. כך שבצמב של סריקת שבב הסיליקון עי שתי הקרניים בו זמנית אפשר למפות שת השבב ברזולוציה מרחבית גבוהה מאוד המתאימה למה שנידרש כדי למפות התקני ננו-אלקטרוניקה כנידרש באפליקציית ניתוח כשלים. הפרויקט כולל שימוש בתכונה לא לנארית אופטית הקורת בסיליקון לצרכי סופר רזולוציה ויישום יכולת זו לאפליקציית ניתוח כשלים במעגלים משולבים.

מטרת הפרויקט:

ביצוע ניסויי מעבדה וניתוח דאטה המדגימה שיטה לשיפור רזולוציה

תכולת הפרויקט:

ביצוע ניסויי מעבדה וניתוח דאטה

קורסי קדם:

מבוא לאופטיקה

מקורות:

H. Pinhas, O. Wagner, Y. Danan, M. Danino, Z. Zalevsky and M. Sinvani, “Plasma dispersion effect based super-resolved imaging in silicon,” Opt. Exp. 26, 25370-25380 (2018).

313 Spatial characterization of Huygen'scondition in metasurfaces

אפיון מרחבי של תנאי הויגנס במטא משטחים

שם המנחה: שני כהן

אחראי/ת אקדמי/ת: ד"ר תומר לוי

הרקע לפרויקט:

תנאי הויגנס במטא משטחים הינו תנאי ספקטרלי (תדרי) שבו מתקיימת חפיפה בתדר של שני רזוננסים. חפיפה זו מאפשרת קבלת עוצמת העברה גבוהה במיוחד במוצא - דבר שהפך אותה לאטרקטיבית מאד מבחינה הנדסית.

מטרת הפרויקט:

בפרויקט הנוכחי אנחנו נאפיין את הצורה המרחבית של הקרינה היוצאת ממטא משטח אשר מקיים את תנאי הויגנס. מבחינה מרחבית - הקרן היוצאת נראית כמו אנטנה בעלת כיווניות מסוימת. אנו נבדוק האם נוכל לשלוט בפיזור הזה כדי להצר או להרחיב את קוטר האלומה כתלות בפרמטרים שונים כגון - סוג המצע, גיאמטריה, עירור של מודים משטחיים וכן הלאה.

1. הרחבה של קוטר האלומה תוך שמירה על העברה גבוהה יכולה להציע פתרון אפשרי לבעיה שבה הקרן אינה ממלאת את שטח הפיקסל בגלאי בצורה אחידה.

2. הצרה של האלומה תוך שמירה על העברה גבוהה יכולה לשפר את הרזולוציה

תכולת הפרויקט:

הסטודנטים ירכשו ידע וניסיון בתוכנת סימולציות FDTD נדרשת בתעשיה ונקראת לומריקל (אנסיס). בתוכנה הזו הם יסמלצו את המערכת הדרושה ויבחנו את הפיזור המרחבי המתקבל כתלות בכל אחד מהפרמטרים המוצעים.

כתלות בזמן העומד לרשותנו - מדידות במעבדה של הדגם/ היכרות עם תהליכי פבריקציה (נדרשים מאד בתעשייה גם כן)

קורסי קדם:

מבוא לאופטיקה
קווי תמסורת ומערכות מיקרוגלים
מבוא ללייזרים

מקורות: