פרויקטי גמר - הנדסת מחשבים - המעבדה לתכן חומרה - תשפ"ג

901 Hardware Cryptographic Accelerator

מאיץ חומרה להצפנה

שם המנחה: Dr. itamar levi , Oren Ganon
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

There are several benefits to introducing cryptographic acceleration into computing hardware depending on how you got about integrating these systems. for many, the biggest benefit to cryptographic acceleration is that it enables their computing hardware to focus on other operational aspects and this could help to provide a significant boost in hardware performance and operational ability.

Enhanced security is another benefit to be drawn from cryptographic acceleration. By utilizing hardware or software that is not just specifically designed to function within such an environment but has also been rigorously tested by third parties to test the claims made my manufacturers with regards to its capabilities, computational resources can therefore be leveraged to security elements to provide enhanced security.

מטרת הפרויקט:

Cryptographic Accelerator - is a co-processor designed specifically to perform computationally intensive cryptographic operations, doing so far more efficiently than the general-purpose CPU.
This project is about building a Cryptographic Accelerator to Cadence Processor using HDL language , Cryptographic Analysis and Software \ Hardware Profiling

תכולת הפרויקט:

The Students will design and build Cryptographic Accelerator on Cadence processor (in HDL), profiling his performance and produce analysis data for his design

קורסי קדם:

Cryptographic , Logic Design , Computer Organization \ Embedded System

דרישות נוספות:

The students should take course \ have the background of Cryptographic , Logic Design , Computer Organization \ Embedded System

מקורות:

https://ip.cadence.com/knowledgecenter/know-ten/hwsw/optimized-with-tie
https://www.lanner-america.com/blog/cryptographic-acceleration-enhances…

902 Laser Fault Injection Sensing and characterization

חישת החדרת כשלים ע"י לייזר ואפיון השגיאה

שם המנחה: ד"ר איתמר לוי
אחראי/ת אקדמי/ת: ד"ר יואב ויצמן

הרקע לפרויקט:

הפרויקט עוסק בחישת החדרות כשלים למערכות אלקטרוניות. החדרת כשלים מהווה אמצעי עבור תוקפים לחלץ אינפורמציה סודית ממערכות אלקטרוניות קריפטוגרפיות. ע"י חלחול הכשל לערוץ התקשורת ניתן להסיק למשל מפתחות הצפנה. הטכנולוגיה המפותחת מבקשת לאתר החדרת כשלים ולמנוע אפשור ערוץ התקשורת במדה והתגלה.

מטרת הפרויקט:

המטרה היא לספק יכולות חישה דיגיטליות (רלוונטי לשרשרת סייבר \ שרשרת חומרה\ ננו-אלקטרוניקה) בעלות מימוש נמוכה (מעט חומרה) עם רזולוציה מרחבית וזמנית גבוהה ואפיון מודל לשגיאה תחת תנאים שונים.

תכולת הפרויקט:

הסטודנטים יעבדו עם עמדת הלייזר בסביבה אוטומאטית נשלטת ע"י קוד פייטון, יממשו מערכת קריפטוגרפית (למשל הצפנה) על גבי FPGA (או מימוש מעבד פשוט, לתקשורת תכנתית או מימוש ישיר בחמרה) , ויממשו מגוון סנסורים בתכן, יתקשרו עם הרכיב יעריכו את טיב ההגנה ע"י מגוון מטריקות וכו'.

קורסי קדם:

לא חובה עבור תחילת הפרויקט (כלומר פרויקט יכול להתחיל ללא והקורס יילקח תו"כ) - מבוא לקריפטו.
סטודנטים מננו יכולים לקחת במקום מבוא לקריפטו מבוא לחומרה בטוחה תו"כ הפרויקט.

דרישות נוספות:

ידע בפייטון יכול להיות בהחלט לעזר ואנו עושים שימוש בכלי באופן מאסיבי.
מימוש למשל ב VERILOG הוא לא ידע חובה מקדים אך יכול להיות לעזר, במידה וסטודנטים מתאימים יימצאו ואינם מכילים זאת בסט הכלים שלהם נלמדם את הנושא תוך כדי.

מקורות:

  1. file:///C:/Users/user/Downloads/Mirbaha_Amir-Pasha_2011.pdf
  2. https://eprint.iacr.org/2009/575.pdf

יינתנו בפתיחת הפרויקטים מקורות מדויקים.

903 Distributed Clock Synchronization on Grids

סנכרון שעונים מבוזר על גבי סבכות

שם המנחה: Moti Medina
אחראי/ת אקדמי/ת: ד"ר מוטי מדינה

הרקע לפרויקט:

שיטות קיימות לסינכרון שעונים על גבי שבב (למשל, עצי שעונים) הן ריכוזיות ואינן סקלביליות: הפרשי הזמן בין שני שעונים של יחידות סמוכות הוא פרופורציוני לגודל השבב. אנו חוקרים שיטות בהן הפצת השעון נעשית באופן מבוזר (ולא ריכוזי). התהליך של תכנון חומרה לסינכרון שעונים לרוב מתחיל בניסוח אלגוריתם מבוזר תאורטי, ניתוח תאורטי, מימוש האלגוריתמים בחומרה, ולבסוף הדגמה באמצעות סימולציות שאכן המימוש תואם את התאוריה.

מטרת הפרויקט:

בפרוייקט זה נעשה תהליך הפוך! אנו נלמד את שיטת הפצת השעון במאמר המצורף, נחלץ ממנו את אלגוריתם מבוזר ה"חבוי" בו, ננתחו, ונממשו שוב בראייה האלגוריתמית אותה נפתח. כמובן,

עלינו לשחזר את תוצאות המעגל המקורי במימושינו.

תכולת הפרויקט:

  1. למידת המאמר המצורף.
  2. חילוץ אלגוריתם מבוזר "רציף".
  3. תכנון אלגוריתם מבוזר "בדיד".
  4. ניתוח תאורטי של האלגוריתם (ניתוח זמן התכנסות, הפרש שעונים לוקאלי וגלובלי מושג, וכו').
  5. מימוש האלגוריתם בתכן ספרתי.
  6. שחזור תוצאות המאמר.
  7. ריכוז וסיכום התוצאות בפורמט של מאמר.

קורסי קדם:

  • 83681 חומרה מכילה מטסטביליות
  • 83612 מעגלי ומערכות VLSI דיגיטליים

מקורות:

S. Fairbanks and S. Moore, "Self-timed circuitry for global clocking," 11th IEEE International Symposium on Asynchronous Circuits and Systems, 2005, pp. 86-96, doi: 10.1109/ASYNC.2005.29. (https://www.cl.cam.ac.uk/~swm11/papers/async2005.pdf)

904 Efficient Hipper Threaded RISC-V Processor

מעבד מרובה חוטים בארכיטקטורת ריסק 5

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

עבור יישומים רבים נדרשת יכולת ניצול מקסימלי של משאבי המעבד להרצה במקביל של כמות גדולה ככל שניתן של תהליכים יחסית. במעבדים מסוג זה המטרה היא להשיג התפוקה מצטברת מקסימלית של כלל התהליכים הרצים כאשר זמן הריצה של כל תהליך שלעצמו מתחילתו ועד סוף הינו בעל חשיבות משנית.

מטרת הפרויקט:

פיתוח ומימוש גרסת תת-מעבד מזערי על בסיס ארכיטקטורת ריסק-5 אשר מספק יחס עלות/ביצוע אופטימלי להרצת כמות תהליכים מקבילה וכן התאמת סביבת כלי תכנון חמרה לשימוש נח במעבד. דגש על תכנון אלגוריתמי וארכיטקטוני

תכולת הפרויקט:

הכרות מעמיקה עם ארכיטקטורת ריסק-5, תכנון ומימוש המעבד בשפת ורילוג וכלי סינתזה ועל FPGA, התאמת סביבת פיתוח תכנה למעבד, בדיקה של תפקוד המעבד בהשוואה למעבד מוטמע מקובל עבור מאפייני שימוש שונים.

קורסי קדם:

  • תכן לוגי 83253
  • או 83301 מבנה מחשבים סיפרתים
  • עקרונות של תכנון מערכות דיגיטליות 83607 (יתרון, לא חובה, מומלץ לקחת במקביל)

דרישות נוספות:

  • ניסיון עבודה עם FPGA יתרון. (במידה ולא תידרש השלמת קורס/מעבדה רלוונטי במהלך השנה)

מקורות:

  1. https://en.wikipedia.org/wiki/Barrel_processor

מאמר רלוונטי להמחשה (הבנת רשות נוירונים אינה דרישה לפרויקט)

  1. M. AskariHemmat, O. Bilaniuk, S. Wagner, Y. Savaria and J. -P. David, "RISC-V Barrel Processor for Deep Neural Network Acceleration," 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021, pp. 1-5, doi: 10.1109/ISCAS51556.2021.9401617. 
    RISC-V Barrel Processor for Deep Neural Network Acceleration | IEEE Conference Publication | IEEE Xplore

905 Genome analysis accelerator

מאיץ אנליזה גנומית

שם המנחה: לאוניד יביץ
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

The amount of sequenced DNA data is expected to reach 25 Exabyte worldwide by 2025. Processing such amounts of data on conventional high-performance computers quickly becomes inefficient (and will likely become impractical in near future). This necessitates the development of dedicated hardware accelerators for genome analysis tasks.

מטרת הפרויקט:

  • Knowledge of DNA sequencing and genome analysis basics
  • Knowledge of state of the art in the field of genome analysis acceleration
  • Experience in hardware-software co-development of a hardware accelerator
  • Hands-on experience in digital VLSI design flow

תכולת הפרויקט:

  • Study of DNA sequencing and genome analysis basics
  • Study of state of the art in the field of genome analysis acceleration
  • Hardware-software co-development of a genome analysis accelerator
  • Digital VLSI design of the accelerator using EnICS design flow
  • Writing an academic paper (optional)

קורסי קדם:

  • מעגלים ומערכות vlsi דיגיטלים.
  • אריתמטיקה למחשב

מקורות:

  1. Robert Hanhan, Esteban Garzón, Zuher Jahshan, Adam Teman, Marco Lanuzza, and Leonid Yavits. 2022. EDAM: edit distance tolerant approximate matching content addressable memory. In Proceedings of the 49th Annual International Symposium on Computer Architecture (ISCA '22). Association for Computing Machinery, New York, NY, USA, 495–507. https://doi.org/10.1145/3470496.3527424 
    https://scholar.google.com/citations?view_op=view_citation&hl=en&user=ARyufyQAAAAJ&sortby=pubdate&citation_for_view=ARyufyQAAAAJ:OU6Ihb5iCvQC

906 Tile-based Many-Core architectures to allow scalable Distributed computing - core design

ארכיטקטורות מרובת ליבות למחשוב מבוזר - תכנון המעבד

שם המנחה: עמיחי בן-דוד
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Tile-based Many-Core architectures to allow scalable Distributed computing.

This is a "mega project" with several components. This group will focus on the core design.

Achieved by Designing a Tile (router + mem + core) that can simply connect to neighboring Tiles.
The project will be hosted on a repository on github and will be using git as our version & merge control.

  • Will be using "milestones", "issues", and other project managing features that github provides.
  • We will be using the student version modelsim & quartus to simulate our design & load to FPGA in Windows environment.
  • We will be using the free RISCV GCC (windows version)

מטרת הפרויקט:

Design of core and integration into open source

תכולת הפרויקט:

Design a 7 Stage RISCV core with IPC ~0.8 (RV32IM+Csr) - main task of this group.
Design a Mesh HW router. (4 directions)
Integrate the core+mem+router into a "Tile"
Integrate multiple instances of the Tile into the top-level fabric architecture.
Load the design to an FPGA - (will have VGA tile to allow visual feedback from FPGA)
Design the API & SW stack to execute parallel computations to accelerate
Design SW to run Algorithms such as compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

קורסי קדם:

  • תכן לוגי - חובה

דרישות נוספות:

רצוי לקחת קורסים מבנה מחשב ספרתי, ארכיטקטורת מחשבים, עקרונות תכנון מערכות דיגיטליות

מקורות:

  1. SystemVerilog Logic Design: building blocks of a ManyCore Fabric. (RISCV Core - RV32ICsr, Mem(I+D), Mesh Router, IO)
  2. SystemVerilog Verification: Design the TB and the Design & Debug environment per IP + Fabric level verification. (TB, Stimuli & sequences, Trackers, Checkers, Logs, assertions)
  3. C, Assembly, MachineCode: Design the SW Stack libraries & API to communicate with the Many-core Distributed computing.
  4. The Distributed computing Algorithms: Compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

907 Building Tile-based Many-Core architectures to allow scalable Distributed computing - Router design

תכנון ארכיטקטורה מרובת ליבות למחשוב מבוזר - תכנון הנתב

שם המנחה: עמיחי בן דוד
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Tile-based Many-Core architectures to allow scalable Distributed computing.

This is a "mega project" with several groups working together. This group will focus on the router design.

Achieved by Designing a Tile (router + mem + core) that can simply connect to neighboring Tiles.
The project will be hosted on a repository on github and will be using git as our version & merge control.
- Will be using "milestones", "issues", and other project managing features that github provides.
- We will be using the student version modelsim & quartus to simulate our design & load to FPGA in Windows environment.
- We will be using the free RISCV GCC (windows version)

מטרת הפרויקט:

Design the mesh HW router for the project "Tile"

תכולת הפרויקט:

Design a 7 Stage RISCV core with IPC ~0.8 (RV32IM+Csr)
Design a Mesh HW router. (4 directions) - The main task of this group.
Integrate the core+mem+router into a "Tile"
Integrate multiple instances of the Tile into the top-level fabric architecture.
Load the design to an FPGA - (will have VGA tile to allow visual feedback from FPGA)
Design the API & SW stack to execute parallel computations to accelerate
Design SW to run Algorithms such as compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

קורסי קדם:

  • תכן לוגי - חובה

 

דרישות נוספות:

  • מבנה מחשב ספרתי
  • ארכיטקטורת מחשבים
  • עקרונות תכנון מערכות דיגיטליות - רצוי לקחת

 

מקורות:

  1. SystemVerilog Logic Design: building blocks of a ManyCore Fabric. (RISCV Core - RV32ICsr, Mem(I+D), Mesh Router, IO)
  2. SystemVerilog Verification: Design the TB and the Design & Debug environment per IP + Fabric level verification. (TB, Stimuli & sequences, Trackers, Checkers, Logs, assertions)
  3. C, Assembly, MachineCode: Design the SW Stack libraries & API to communicate with the Many-core Distributed computing.
  4. The Distributed computing Algorithms: Compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

908 Algorithm and accelerator of viral genome classification and placement

אלגוריתם ומאיץ לקלסיפיקציה ומיקום של גנומים ויראליים

שם המנחה: לאוניד יביץ
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

Classification and phylogenetic placement of viral genomes such as SARS-CoV-2 are critical for successful pandemic tracking and control. However, the enormous amounts of sequenced data, as well as the limitations of the classical von Neumann computer architecture make timely genome analysis impossible.

מטרת הפרויקט:

Our objective are an algorithm and hardware accelerator to enable real-time viral genome classification and placement

תכולת הפרויקט:

  • Database construction
  • Algorithm development
  • Code development and optimization
  • Hardware accelerator architecture development
  • Hardware accelerator design and evaluation

קורסי קדם:

תכן לוגי ומערכות ספרתיות

מקורות:

  1. Robert Hanhan, Esteban Garzón, Zuher Jahshan, Adam Teman, Marco Lanuzza, and Leonid Yavits. 2022. EDAM: edit distance tolerant approximate matching content addressable memory. In Proceedings of the 49th Annual International Symposium on Computer Architecture (ISCA '22). Association for Computing Machinery, New York, NY, USA, 495–507. https://doi.org/10.1145/3470496.3527424 https://dl.acm.org/doi/abs/10.1145/3470496.3527424

909 Algorithm and accelerator of viral genome classification and placement

אלגוריתם ומאיץ לקלסיפיקציה ומיקום של גנומים ויראליים

שם המנחה: לאוניד יביץ
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

Classification and phylogenetic placement of viral genomes such as SARS-CoV-2 are critical for successful pandemic tracking and control. However, the enormous amounts of sequenced data, as well as the limitations of the classical von Neumann computer architecture make timely genome analysis impossible.

מטרת הפרויקט:

Our objective are an algorithm and hardware accelerator to enable real-time viral genome classification and placement

תכולת הפרויקט:

  • Database construction
  • Algorithm development
  • Code development and optimization
  • Hardware accelerator architecture development
  • Hardware accelerator design and evaluation

קורסי קדם:

  • תכן לוגי ומערכות ספרתיות

 

מקורות:

  1. Robert Hanhan, Esteban Garzón, Zuher Jahshan, Adam Teman, Marco Lanuzza, and Leonid Yavits. 2022. EDAM: edit distance tolerant approximate matching content addressable memory. In Proceedings of the 49th Annual International Symposium on Computer Architecture (ISCA '22). Association for Computing Machinery, New York, NY, USA, 495–507. https://doi.org/10.1145/3470496.3527424 https://dl.acm.org/doi/abs/10.1145/3470496.3527424

910 Genome analysis accelerator

מאיץ אנליזה גנומית

שם המנחה: לאוניד יביץ
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ

הרקע לפרויקט:

The amounts of sequenced data grows exponentially, doubling every 7-10 months. This necessitates solutions beyond software. Specifically, hardware acceleration is the best option to successfully deal with the exploding amounts of genomic data

מטרת הפרויקט:

The goal of the project is developing a hardware accelerator for genomic processing and analysis tasks

תכולת הפרויקט:

  1. Background study (DNA sequencing and genome analysis basics)
  2. Software simulation
  3. Hardware design
  4. Evaluation
  5. Writing an academic paper / report

קורסי קדם:

  • מבנה מחשבים

 

מקורות:

  1. Robert Hanhan, Esteban Garzón, Zuher Jahshan, Adam Teman, Marco Lanuzza, and Leonid Yavits. 2022. EDAM: edit distance tolerant approximate matching content addressable memory. In Proceedings of the 49th Annual International Symposium on Computer Architecture (ISCA '22). Association for Computing Machinery, New York, NY, USA, 495–507. https://doi.org/10.1145/3470496.3527424 https://dl.acm.org/doi/abs/10.1145/3470496.3527424

911 Development of a neural network platform – Convolution engine

פיתוח פלטפורמת תוכנה למאיץ רשתות נוירונים – מנוע קונבולוציה

שם המנחה: אליהו לוי
אחראי/ת אקדמי/ת:  ד"ר לאוניד יביץ, פרופ' אדם תימן

הרקע לפרויקט:

רשתות נוירונים עמוקות הן הבסיס לאפליקציות רבות בחיינו, כמו למשל זיהוי פנים, עיבוד קול, ועיבוד שפה. ארכיטקטורות מבוססות קונבולוציה הן מבין הפופולארית ביותר בתחומים רבים ובעיקר בתחום עיבוד התמונה. ככל שרשתות אלו גדלות אנו נתקלים בשתי בעיות עיקריות. הראשונה, צריכה של משאבי חישוב רבים. השנייה היא שימוש בשטח אחסון רב. במהלך השנים פותחו מאיצי חומרה שונים על מנת להתמודד עם בעיות אלו. מאיצים אלה מתחלקים לשתי קטגוריות עיקריות: א. Hardware accelerator for deep neural network training. מאיצים לשלב אימון המודל. ב. Hardware accelerator for deep neural network inference. מאיצים העושים שימוש במודלים מאומנים. בשתי הקטגוריות מאיצי רשתות אלה עושים שימוש רב בפעולות בלתי תלויות ובפעולות מרחביות, דבר המאפשר שימוש בטכניקות חישוב מקבילי (parallel processing).

מטרת הפרויקט:

בניית פלטפורמת תוכנה התומכת ב deep neural network inference להרצה של מודלים המותאמים למיקרו מעבדים, ואשר מסוגלת לתמוך במודלים המוגדרים כיום כ state of the art.

תכולת הפרויקט:

התאמת הפלטפורמה כך שתתמוך בפעולות שבהן נעשה שימוש במודלים אשר מוגדרים כstate of the art ובעיקר רשתות המוביל השונות (Mobilenet).
הסקת מסקנות לגבי בחירת הארכיטקטורה המתאימה למאיץ על בסיס פלטפורמת התוכנה (software profiling).

קורסי קדם:

  • מבוא ללמידת מכונה (83622 ) או כריית מידע וייצוג מידע (83676)
  • תכנות מונחה עצמים (83223)
  • מיקרו מעבדים ושפת אסמבלר (83255)
  • מבנה מחשבים ספרתיים (83301).

דרישות נוספות:

  • ידע בסיסי בשפת ורילוג
  • הבנה של תהליכי עיבוד מקביליים.

 

מקורות:

  1. https://en.wikipedia.org/wiki/Convolutional_neural_network
  2. Howard, Andrew G., Menglong Zhu, Bo Chen, Dmitry Kalenichenko, Weijun Wang, Tobias Weyand, Marco Andreetto, and Hartwig Adam. 2017. “MobileNets: Efficient Convolutional Neural Networks for Mobile Vision Applications.” ArXiv [Cs.CV]. https://doi.org/10.48550/ARXIV.1704.04861https://arxiv.org/abs/1704.04861

  3. He, Kaiming, Xiangyu Zhang, Shaoqing Ren, and Jian Sun. 2015. “Deep Residual Learning for Image Recognition.” ArXiv [Cs.CV]. https://doi.org/10.48550/ARXIV.1512.03385https://arxiv.org/abs/1512.03385

  4. https://www.tensorflow.org/lite/performance/post_training_quantization

912 Development of a neural network platform – Data compression engine

פיתוח פלטפורמת תוכנה למאיץ רשתות נוירונים – מנוע דחיסת זיכרון

שם המנחה: אליהו לוי
אחראי/ת אקדמי/ת: ד"ר לאוניד יביץ, פרופ' אדם תימן

הרקע לפרויקט:

רשתות נוירונים עמוקות הן הבסיס לאפליקציות רבות בחיינו, כמו למשל זיהוי פנים, עיבוד קול, ועיבוד שפה. ארכיטקטורות מבוססות קונבולוציה הן מבין הפופולארית ביותר בתחומים רבים ובעיקר בתחום עיבוד התמונה. ככל שרשתות אלו גדלות אנו נתקלים בשתי בעיות עיקריות. הראשונה, צריכה של משאבי חישוב רבים. השנייה היא שימוש בשטח אחסון רב. במהלך השנים פותחו מאיצי חומרה שונים על מנת להתמודד עם בעיות אלו. מאיצים אלה מתחלקים לשתי קטגוריות עיקריות: א. Hardware accelerator for deep neural network training. מאיצים לשלב אימון המודל. ב. Hardware accelerator for deep neural network inference. מאיצים העושים שימוש במודלים מאומנים. הקטגוריה השנייה עושה שימוש במשאבי חומרה מוגבלים בעיקר בתחום הזכרונות. הפתרונות האפשריים מגוונים, אך מידת היעילות שלהן תלויה בארכיטקטורת המאיץ וסוג המודל. פלטפורמת תוכנה יעילה יכולה להצביע לנו על הפתרון המיטבי.

מטרת הפרויקט:

חקירת שיטות דחיסה שונות על מנת לצמצם גישות לזיכרון במודלים של רשתות נוירונים עמוקות, והרחבת פלטפורמת התוכנה שפותחה במעבדה בenics, על מנת לאפשר מחקר של שימוש בזיכרונות מתקדמים.

תכולת הפרויקט:

שימוש בממשק הDDR על מנת להעביר כמויות מאסיביות של מידע למאיץ רשתות נוירונים שפותח בenics (MANNIX) ברשתות קיימות.
חקירת שיטות שונים לדחיסת נתונים שיהוו בסיס לשיפור המאיץ החומרתי.
הסקת מסקנות לגבי בניית מודל החומרה של המאיץ על בסיס פלטפורמת התוכנה (software profiling).

קורסי קדם:

  • מבוא ללמידת מכונה (83622 ) או כריית מידע וייצוג מידע (83676)
  • תכנות מונחה עצמים (83223)
  • מיקרו מעבדים ושפת אסמבלר (83255)
  • מבנה מחשבים ספרתיים (83301).

דרישות נוספות:

  • ידע בסיסי בשפת ורילוג
  • הבנה של תהליכי עיבוד מקביליים.

מקורות:

  1. https://en.wikipedia.org/wiki/Convolutional_neural_network
  2. Han, Song, Huizi Mao, and William J. Dally. 2015. “Deep Compression: Compressing Deep Neural Networks with Pruning, Trained Quantization and Huffman Coding.” ArXiv [Cs.CV]. https://doi.org/10.48550/ARXIV.1510.00149https://arxiv.org/abs/1510.00149

  3. https://www.tensorflow.org/lite/performance/post_training_quantization
  4. https://he.wikipedia.org/wiki/DDR_SDRAM

פרויקטים נוספים מומלצים

210 Logic hardware/software design for modeling and characterization of Electromagnetic Side-Channels

תכן חמרה\תכנה לאפיון התפשטות ערוצי צד אלקטרומגנטיים

שם המנחה: ד"ר איתמר לוי
אחראי/ת אקדמי/ת: ד"ר איתמר לוי

הרקע לפרויקט:

מערכות חמרה\תכנה בימינו סובלות ממתקפות במדיום הממשי בהן לתוקפים יש גישה למדידה קרובה\רחוקה מהמערכת אשר אמורה לשמור סודות דיגיטאליים. בתוך כך מערכות קריפטוגרפיות דורשות הגנה בפני מתקפות סייבר-פיסיקליות כגון מתקפות ערוצי צד. בפרט מאוד מפחיד ערוץ המדידה הפאסיבי האלקטרומגנטי (קרוב\רחוק). בפרויקט אנו נתמודד עם תכן מערכת FPGA \ תכנה לשם אפיון פליטת האינפורמציה האלקטרומגנטית, זאת לשם הבנה ואישוש מודל אנליטי\ פיתוח מטודולוגיה ויכולות לסמלץ ולתכנן הגנה עבור מערכות סייבר.

מטרת הפרויקט:

מתקפות ערוצי צד מהוות איום לאבטחת רכיבי קצה\IoT, מערכות משולבות ורכיבי רשת. בפרויקט אנו נתמודד עם תכן מערכת FPGA \ תכנה (כתלות ברקע של הסטודנטים) לשם אפיון פליטת האינפורמציה האלקטרומגנטית עם סנסורים מתקדמים וסביבת אוטומצייה משוכללת בפייטון המדברת ישירות עם מרכיבי המערכת. המטרה הכללית הינה ייצירת מערכת גנרית לאפיון ובחינת פליטת האינפורמציה ולכן להגן ולחזק אבטחת מערכות.

תכולת הפרויקט:

  • בניית סביבת חמרה \ תכנה (ממשק \ בקרה ולוגיקה - מצפין בסיסי).
  • בניית מנגנון חזרתיות על המדידה ושליטה על פרמטרים שלה.
  • בניית מנגנון אפיון יחס אות לרעש דרך ערוץ המדידה ועיבוד אות.
  • הקשחת האוטומציה והחזרתיות של הניסוי ושליטה (פייטון בעיקר) בסביבות.

קורסי קדם:

Course 83253 Logic Design. One of the courses: 83612, 83612 or 83313

דרישות נוספות:

כל קורסי ארכיטקטורה או תכן (חמרה אות תכנה) רלוונטיים. קריפטו יכול להועיל במקצת אך לא חובה. מבוא לאבטחת חומרה - מומלץ אך לא חובה.
עיקר הפרויקט דורש הפגנת יכולות גבוהות בתכן חמרה או תכנה עצמאיות ופתרון בעיות הנדסיות וחשובה שליטה גבוהה בפייטון. חלק לא קטן ניתן ללמוד תוך כדי אך זיקה חזקה לנושאים (לפחות לחלקם) דרושה.

מקורות:

  1. De Mulder, Elke, et al. "Electromagnetic analysis attack on an FPGA implementation of an elliptic curve cryptosystem." EUROCON 2005-The International Conference on" Computer as a Tool". Vol. 2. IEEE, 2005.
  2. Camurati, Giovanni, et al. "Screaming channels: When electromagnetic side channels meet radio transceivers." Proceedings of the 2018 ACM SIGSAC Conference on Computer and Communications Security. 2018.

מקורות נוספים יינתנו לאחר פגישה עם המנחה ומציאת התאמה.

211 Physical countermeasure against electromagnetic side channel attack

הגנה פיזיקלית מפני תקיפת ערוצי צד אלקטרומגנטית

שם המנחה: עדות כץ
אחראי/ת אקדמי/ת: ד"ר איתמר לוי

הרקע לפרויקט:

תקיפת ערוצי צד מאפשרת חילוץ של מידע סודי ממידע שדולף מערוצים לא סטנדרטיים. למשל קרינה אלקטרומגנטית הנפלטת מצ'יפים כתוצאה מהמימוש החומרתי, ניתנת למדידה על ידי פרובים אלקטרומגנטיים. מכיוון שהקרינה קורלטיבית עם חלק מהמידע העובר בצ'יפ, ניתן לחלץ מהמדידות האלקטרומגנטיות מידע סודי. כיום, מנגנון ההגנה הפיזיקלי הנפוץ ביותר למניעת תקיפה אלקטרומגנטית הוא shielding, אשר ביכולתו למסך חלק מפליטת הקרינה.

מטרת הפרויקט:

מטרת הפרויקט היא לבחון את ההשפעה של shield מתכתי על קרינה אלקטרומגנטית הנפלטת ממימוש חומרתי, על ידי סימולציות אלקטרומגנטיות עבור קונפיגורציות שונות של הshield. לדוגמא פרמטרים שנרצה לבחון: ההשפעה של מבנה, מימדים ופרמטרים פיזיקליים אחרים, ממתוח אקטיבי ורגולציה רנדומית של השילד, או שימוש ב METAL FILL אינרהרנטי בתהליכי ייצור VLSI לשם הגנה.

תכולת הפרויקט:

במהלך הפרויקט הסטודנטים יבצעו סימולציות בכלי סימולציות אלקטרומגנטיות, תוך שילוב עבודה בסביבת Virtuoso על מספר layouts שונים שהם יצרו. במקביל, יבחנו את ההשפעות של שינוי פרמטריים פיזיקליים על הפליטה האלקטרומגנטית. אם הפרויקט יהיה מוצלח תבחן אפשרות לשלוח לייצור.

קורסי קדם:

מעגלים משולבים ספרתיים
מבוא לחומרה בטוחה – יתרון, ניתן גם לעשות את הקורס תוך כדי.

דרישות נוספות:

יילקחו רק סטודנטים מאוד מוטיבציוניים וכישרוניים לפרויקט זה, כלומר ישנה תחרות על השיבוץ בהתאם ליכולות\ ניסיון ומוטיבציה.

מקורות:

  1. https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8894028
  2. https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=9143434

212 Novel architecture design for integrating eDRAM in SoCs

תכנון ארכיטקטורה לזכרון דינאמי מוטמע לשילוב בצ'יפים חדשניים

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זכרונות הם חלק עיקרי בצ'יפים היום ולכן נדרש תכנון רב בשביל לממש זכרון יעיל ביותר מבחינת שטח, מהירות וצריכת הספק. יש הרבה עבודה היום על למצוא ארכיטקטורה משופרת למאקרו של זכרונות.

מטרת הפרויקט:

המטרה היא לבנות זכרון דינאמי מהיר ויעיל יותר ממה שקיים היום בשוק. בפרוייקט ננסה לחשוב על זכרון יעיל ולממש אותו לרכיב IP שלם ומוכן, תוך התחשבות בפרמטרים השונים המשפיעים עליו ועל היכולות שלו. בכך נוכל ללמוד על השיקולים השונים בתכנון זכרון ושילובו במערכת שלמה.

תכולת הפרויקט:

מחקר מקדים על זכרונות בתעשיה, סימולציות היכרות על מנת להכיר איך זכרונות שונים עובדים, הבנת הצרכים בארכיטקטורה של זכרון, תכנון ובניה של ארכיטוקטורה שלמה.

קורסי קדם:

מעבדה המעגלים ספרתיים, קורס של מעגלים משולבים

דרישות נוספות:

וירטואוזו

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://doi.org/10.1007/978-3-319-60402-2

213 eDRAM architecture design for in memory computing

תכנון ארכיטקטורה של זכרון דינאמי המשלבת חישובים אריטמתיים

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום יש מאמצים רבים ליצור זכרונות יעילים יותר מבחינת שטח, מהירות וצריכה הספק מינימאלית. צעד נוסף קדימה, יהיה ליצור ארכיטקטורה של זכרון שתומכת ביכולת ביצוע פעולות אריטמתיות שהמעבד צריך לבצע באופן שוטף.

מטרת הפרויקט:

ליצור ארכיטקטורה של מערכת שמתפקדת כזכרון לכל דבר ובנוסף תומכת ביכולת לבצע פעולות נוספות (כגון nor,nand וכו').

תכולת הפרויקט:

נתכנן מערך זכרון ייחודי ומותאים לדרישות שלנו. נבצע סימולציות מקיפות בשביל לוודא תפקוד נכון ויעיל של המערכת שלנו. זה ייעשה במערכת וירטואוזו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://doi.org/10.1007/978-3-319-60402-2

216 Dual Mode Logic architecture optimization method developed, based on mathematical tools

אופטימיזציה של ארכיטקטורת DML בהינתן כלים מתימטיים

שם המנחה: פרופ' אלכס פיש
אחראי/ת אקדמי/ת:  פרופ' אלכס פיש

הרקע לפרויקט:

Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינאמית, ברמת השער (nand/nor וכדומה). בלוגיקה זו קיימים שני מצבי פעולה:

מצב סטטי- שבו יש שמירת אנרגיה וביצועים נמוכים.
מצב דינמי- שבו הביצועים גבוהים אך גם צריכת האנרגיה גבוהה.
שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. הלוגיקה הראתה תוצאות טובות מאוד בטכנולוגיות שונות. האתגרים בלוגיקה זו רבים. החל מבחינה של גדלי הטרנזיסטורים בכל שער, דרך חיבור בין שערים שונים, ועד יצירת מודולים גדולים ומורכבים יותר. מתוך כך גם קיימות אינסוף אפשרויות למהנדס בתכנון ב-DML, והיכולות בלוגיקה זו רבות.

עד כה פותחה הלוגיקה בכלים חומרתיים בלבד: פותחה שיטה ל LE, נבנו בלוקים שונים (adders, מכפלים) והלוגיקה נבדקה ב PVT שונים, בין השאר.

הפרוייקט זה נעלה שלב: נסתכל על DML ברמה הארכיטקטונית; נשתמש בכלים סמי אוטומטיים (salamandra), כדי לחלץ את הנתונים המתאימים מהחומרה, ואז ננתח אותם (פונקציות בפייתון ובמטלב) בהתבסס על כלים בסיסיים מתורת הגרפים ואופטימיזציה דיסקרטית.

מטרת הפרויקט:

בפרויקט זה נבחן את לוגיקת DML בטכנולוגיות חדשות ומגוונות.

תכולת הפרויקט:

ננתח ארכיטקטורות מורכבות הבנויות מלוגיקת DML (כמו NTT, שהוא FFT מודולרי) באמצעות virtuoso וsalamadra ( פייתון). ננתח את הדאטא שיתקל מהסימולציות ונעביר אותו לסביבת המטלב, שם נשווה את התוצאות המתקבלות ע"י האלגוריתם המוצע ע"י הקבוצה שלנו.

קורסי קדם:

  • קורס מעגלים ספרתיים 83-308
  • מעבדה למעגלים ספרתיים 83-315
  • מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

  • אלגברה לינארית 83-110
  • עיבוד ספרתי של אותות 1 83-320
  • תורת הגרפים ושימושיה 83-652

מקורות:

  1. I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 0.1109/ACCESS.2013.2262015.
  2. A. Kaizerman, S. Fisher and A. Fish, "Subthreshold Dual Mode Logic," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 5, pp. 979-983, May 2013, doi: 10.1109/TVLSI.2012.2198678.

217 Improving data integrity in embedded memories by applying algorithmic/statistical methods

שיפור שימור מידע בזכרונות מוטמעים בשילוב שיטות אלגוריתמיות/סטטיסטיות

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

In this project, the students will model the probability of cell failures and explore the possibilities of improving the DRT through algorithmic approaches mixed with circuit design techniques.

תכולת הפרויקט:

The project is a research project with both theoretical and implementation components, intended for both Electrical and Computer Engineering students.

קורסי קדם:

מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The work will Verilog/Virtuoso components and probably also include Matlab 

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5

218 Advanced peripheral circuits and techniques for GC-eDRAM

תכנון מנגנוני פריפריה מתקדמים לזיכרונות דינאמיים

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a dynamic storage technology that presents an alternative to standard SRAM for various applications. In this project, novel circuit techniques will be developed for GC-eDRAM based memories to improve performance, power, and area (PPA) costs.

מטרת הפרויקט:

The project outcome is a novel technique for improving the GC-eDRAM technology

תכולת הפרויקט:

This work will include the investigation of sophisticated refresh schemes, advanced write-back techniques, and others. This research project will include Virtuoso based simulation in advanced CMOS nodes

קורסי קדם:

  • מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The project will include Virtuoso simulations and possibly layout, digital (Verilog) design and other chip design skills.

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

219 In-memory computing using the GC-eDRAM

ביצוע פעולות חישוביות בזיכרון דינאמי

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The unique features of the GC-eDRAM memories, require specialized memory block design, but also an opening for implementing in-memory logical computations with very little overhead. For example readout of an logical "NOR" function result for two adjacent memory rows can be performed in such a memory with very little overhead. In this project we aim to design a GC-eDRAM memory that will allow to perform various logical computation with data stored in the memory.

תכולת הפרויקט:

The students will develop a unique memory design and architecture. They will be required to suggest and implement novel ideas in memory design and run various simulations to prove the suggested memories reliability.

קורסי קדם:

  • Digital Integrated Circuits (83-313)

דרישות נוספות:

Running Simulations in Virtuoso and layout

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

703 Secure Implementation of Advance Symmetric Cryptographic Algorithms

מימוש בטוח של אלגוריתמים קריפטוגרפיים סימטריים מתקדמים

שם המנחה: איתמר לוי
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

אלגוריתמים קריםטוגרפיים חשופים למגוון תקיפות בעולם הפיסיקלי. בעיקר בגלל שניתן למדוד אינפורמציה ממשתנים פנימיים בזמן ריצת האלגוריתם, מה שממוטט את הנחות האבטחה של המערכת. לשם הגנה משתמשים ברנדומיות, הן אם ברמת האלגוריתם, ברמה הלוגית ע"י מיסוך משתנים פנימיים או רנדומיזציה של "מתי החישוב מתבצע". הפרויקט יעסוק במימוש אלגוריתמים מתקדמים המיועדים לרמת אבטחה גבוהה עם עלות נמוכה (LightWeight Authenticated Encryption). פרויקט זה עוסק באלגוריתמים סימטריים ובהתאם ליכולות הסטודנטים וסט הכלים שמגיעים עמו, כך ננתב בפרויקט את רמת ההגנה והמימוש: דהיינו בין אם בתוכנה (על סביבת מעבד) או חומרה (למשל FPGA).

מטרת הפרויקט:

מימוש אלגוריתמים מתקדמים ושיטות הגנה יעילות וחדשניות בהתאם לסביבת המימוש, מטרת העל כמובן היא מתן מענה הגנתי עם עלות מימוש נמוכה (שטח קוד, אנרגיה, זמן חישוב וכו')

תכולת הפרויקט:

מימוש האלגוריתמים והבנתם (גם הבנה במבט על של התכונות הקריפטוגרפיות שלהם), הוספת מנגנוני הגנה באופן יעיל. למשל שילוב של שיטות כמו BIT_SLICING , מיסוך ו- SHUFFLING בין עם על מעבד או בחומרה.

קורסי קדם:

מבוא לקריפטו - חובה
מבוא לחומרה בטוחה --יתרון

דרישות נוספות:

ידע מימושי או בקוד (assembler C בסביבת מעבד) או בחומרה (verilog)
יכולות בסיסיות בסביבות קוד בסיסיות (למשל פייטון וכו')

מקורות:

ישנו אוסף עצום של מקורות. מידע ינתן בפגידות אישיות:

[1] https://csrc.nist.gov/projects/lightweight-cryptography

704 Efficient Secure Implementation of Advanced Asymmetric Cryptographic Algorithms

מימוש יעיל של הגנות עבור אלגוריתמים קריפטוגרפים אסימטריים מתקדמים

שם המנחה: איתמר לוי
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

אלגוריתמים קריםטוגרפיים חשופים למגוון תקיפות בעולם הפיסיקלי. בעיקר בגלל שניתן למדוד אינפורמציה על משתנים פנימיים בזמן ריצת האלגוריתם, מה שממוטט את הנחות האבטחה של המערכת. לשם הגנה משתמשים ברנדומיות, הן אם ברמת האלגוריתם, ברמה הלוגית ע"י מיסוך משתנים פנימיים או רנדומיזציה של "מתי החישוב מתבצע". עבור מערכות קריפטוגרפיות סימטריות יש לתוקף יכולת לאסוף הרבה סטטיסטיקה (לחזור על מדידות) ולכן עלות ההגנה מאוד גבוה. בפרויקט זה נתמקד במימוש אלגוריתמים אסימטריים. כאשר אלגוריתמים אלו "רצים" למשל לשם חלוקת מפתחות התוקף נדחק לסיטואציה בה הוא מקבל מספר בודד של מדידות (למשל מדידת זרם אחת בזמן הצפנה בודדת). למרות זאת התקיפות החזקות הקיימות מצליחות לשחזר סודות מהמדידה. לשם הגנה ניתן להשקיע הרבה פחות אנרגיה מאשר במקרה הסימטרי.

הפרויקט יעסוק במימוש אלגוריתמים מתקדמים המיועדים לרמת אבטחה גבוהה עם עלות נמוכה (Post Quantom Cryptography). פרויקט זה יעסוק במימוש תכנתי (על סביבת מעבד) ושילוב מנגנוני הגנה באופן יעיל בסביבה זו.

מטרת הפרויקט:

מימוש אלגוריתמים מתקדמים ושיטות הגנה יעילות וחדשניות בהתאם לסביבת המימוש (סוג המעבד והאמצעים הקיימים בו, למשל רוחב מלה, סוגי פעולות במעבד ומאיצים וכו'), מטרת העל כמובן היא מתן מענה הגנתי עם עלות מימוש נמוכה (שטח קוד, אנרגיה, זמן חישוב וכו')

תכולת הפרויקט:

מימוש האלגוריתמים והבנתם (גם הבנה במבט על של התכונות הקריפטוגרפיות שלהם), הוספת מנגנוני הגנה באופן יעיל. למשל שילוב של שיטות כמו BIT_SLICING , מיסוך ו- SHUFFLING בחומרה ואופטימזציה לחומרה בשימוש (סוג המעבד וכו').

קורסי קדם:

מבוא לקריפטו - חובה
מבוא לחומרה בטוחה --יתרון

דרישות נוספות:

ידע מימושי בקוד C עדיפות תנתן ל assembler בסביבת מעבד
יכולות בסיסיות בסביבות קוד בסיסיות (למשל פייטון וכו')

מקורות:

מקורות יינתנו בפגישה, לינק כללי כ"טיזר":
[1] https://csrc.nist.gov/projects/post-quantum-cryptography

705 Secure Computation with Minimal Disclosure

חישוב בטוח עם חשיפה מינימלית

שם המנחה: כרמית חזאי
אחראי/ת אקדמי/ת: פרופ' כרמית חזאי

הרקע לפרויקט:

חישוב בטוח הינו כלי חשוב בקריפטוגרפיה המאפשר להריץ חישוב ברשת של מחשבים הנמצאים תחת מתקפה, תוך שמירה על תכונות חשובות כמו פרטיות ונכונות. בפרויקט זה נתמקד במודל עם שני שחקנים אליס ובוב המחשבים את הפונקצייה הבאה. לפונקצייה שני קלטים: (1) פולינום (.)P מדרגה d לאליס, (2) וקלט x לבוב. המטרה של השחקנים היא לחשב (x)P כך שבוב ילמד את ההצבה בפולינום ושום דבר מעבר לכך. ואילו אליס לא תלמד כלום מהחישוב. לפונקצייה זו מספר אפליקציות חשובות והיא נחקרה ונלמדה רבות על ידי קהיליית הקריפטוגרפיה.

מטרת הפרויקט:

מטרת הפרויקט היא לתכנן ולממש פרוטוקולים שונים המחשבים פונקציה זו תוך שימוש בפרימיטיבים קריפטוגרפיים שונים. מטרת המימושים היא להסיק מסקנות מההשוואה של הבניות השונות בנוגע לסיבוכיות החישוב והתקשורת.

תכולת הפרויקט:

במהלך הפרויקט הסטודנטים ירכשו ידע מקיף וחשוב בקריפטוגרפיה וחישוב בטוח. בפרט, ילמדו טכניקות הוכחה ותכנון של פרוטוקולים, כמו גם מודלי תקיפה שונים והגנות מפניהם. המימושים יעשו תוך שימוש ב-open source הבא: http://crypto.biu.ac.il/about-scapi.php

קורסי קדם:

  • מבוא לקריפטוגרפיה 83-458
  • חישוב בטוח 83-657

מקורות:

  1. http://www.wisdom.weizmann.ac.il/~naor/PAPERS/ope.pdf http://eprint.iacr.org/2009/459.pdf
  2. https://eprint.iacr.org/2015/004.pdf

220 Development of a decoder for Quantum Error Correction

פיתוח מפענח לתיקון שגיאות בחישוב קוואנטי

שם המנחה: יונתן שושן
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

פיתוח מחשבים קוואנטיים הינו תחום מחקר הצובר תאוצה בשנים האחרונות. פיתוח התקני החישוב הבסיסיים, הביטים הקוואנטיים, מהווה את ליבת המחקר ומרכז את מירב תשומת הלב. עם זאת, ישנה הבנה המוסכמת על כל המומחים לעניין, שללא יכולת תיקון שגיאות, לא ניתן יהיה לעשות שימוש מהותי במחשבים קוואנטיים עתידיים.
לכן, פיתוח יכולת תיקון שגיאות בקנה מידה רחב עבור מחשבים קוואנטיים הינו תת-תחום מהותי וחשוב. במסגרת זו, ישנן כמה גישות לניטור ותיקון שגיאות, ואחד המרכיבים המהותיים בכל מערכת כזו הינו המפענח.

מטרת הפרויקט:

במסגרת הפרויקט יפותח מעפנח תיקון שגיאות קוואנטי וימומש במערכת חומרה-תוכנה בזמן אמת. המפענח ינותח על מנת לאפיין את איכויותיו האלגוריתמיות ויושווה למעפנחים קיימים שפורסמו במחקרים אחרים. בנוסף, ינותחו ביצועי המפענח בהיבטי חומרה, קרי רוחב פס וצריכת אנרגיה/הספק. התוצרים הסופיים של הפרוייקט יהיו המפענח והמימוש שלו בסביבת בחומרה-תוכנה, דו"ח ניתוח יכולות המפענח ומאמר לפרסום בג'ורנל/כנס.

תכולת הפרויקט:

  • למידת הרקע הנדרש בנושאים הבאים:
  1. מחשוב קוואנטי.
  2. תיקון שגיאות במחשבים קוואנטיים.
  3. מערכות-על-שבב ותוכנה-חומרה בזמן אמת.
  4. למידת מערכת קיימת על בסיס פרוייקט מהשנה שעברה.
  • פיתוח מפענח על בסיס רעיון קודם או פיתוח חדש, בהתאם לממצאי סקר ספרות.
  • מימוש וניתוח יכולות המפענח.
  • כתיבת דוח ומאמר מדעי.

קורסי קדם:

  • DDP
  • חישוב קוואנטי
  • מעגלים משולבים
  • פיסיקה

מקורות:

  1. https://www.youtube.com/watch?v=Z1uoz_8dLH0&list=PL74Rel4IAsETUwZS_Se_P…
  • Layered Architecture for Quantum Computing
  • LILLIPUT
  • State preservation by repetitive error detection in a superconducting quantum circuit
  • Cryo-CMOS for quantum computing

223 Macro-architecture design for novel memory integration in chip

תכנון של מאקרו-ארכיטקטורה לשילוב זכרון חדשני בצ'יפים

שם המנחה: אודם הראל ורומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעולם הטכנולוגי של היום, בו צ'יפים שולטים בכל אמצעי חישובי, נעשית עבודה רבה על ייעול ושיפור של זכרונות השולטים ברוב השטח וצריכת ההספק של צ'יפים אלו. בפרוייקט זה נעבוד בטכנולוגיות חדישות בהם משתמשים בתעשייה ונתכנון זכרון משופר - קטן יותר, מהיר יותר וצורך פחות הספק, אשר נותן מענה לאפליקציות ספציפיות במערכת.

מטרת הפרויקט:

המטרה היא להגיע לארכיטקטורה של זכרון מוגמר אשר מכיל את הפריפריות הנרדשות לתפעולו ובעל יתרונות רבים על זכרונות בהם משתמשים היום. במהלך העבודה נלמד על מושגים החשובים בתעשייה ועל דרך החשיבה של תכנון מאקרו בגודל זה מכמה כיוונים שונים.

תכולת הפרויקט:

מחקר על פתרונות הקיימים היום ולמידה על סוג הזכרון אתו נעבוד. סימולציות אשר יוכיחו ויעזרו לנו להגיע לפתרון הטוב ביותר. נעבוד עם הכלי וירטואוזו בין היתר.

קורסי קדם:

  • מעגלים ספרתיים ו/או מעגלים משולבים

דרישות נוספות:

  • וירטואוזו

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018

228 Architecture design of low-power embedded DRAM

תכנון ארכיטקטורה של זכרון דינאמי מוטמע דל הספק

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום רוב השטח של הצ'יפים אותם אנו רואים בכל מכשיר אלקטרוני יום-יומי מנוצל על ידי הזכרונות, לכן יש להם חשיבות רבה וקריטית כאשר מתכננים אותם. לשם כך, מנסים תמיד לפעול להקטנת שטחם, הקטנת צריכת ההספק שלכם ולייעל את הפונקציונליות. פרמטרים רבים נלקחים בחשבון הן ברמת ההתקן הבודד וגם למעלה בהיררכיית מימוש המאקרו של הזכרון.

מטרת הפרויקט:

מטרת הפרוייקט היא כאמור, ליצור ארכיטקטורה של זכרון יחד עם הפריפריות הנלוות אליו תוך כדי התחשבות בפרמטרים שיביאו לצמצום בשטח, הספק ומהירות רבה של הבלוק. ניצור ברמת ההתקן את הזכרון הדיגיטלי יחד עם הפריפריות השונות שנצטרך על מנת להפעיל את הזכרון לקריאה וכתיבה נכונה.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso על מנת לתכנן זכרון ברמת הסכימה והן הרמת הלייאוט. תחילה, ידרשו לתכנן איך יעבוד הזכרון ואילו פריפריות יידרשו על מנת ליצור בלוק יעיל ומשופר שיפיעלו את הזכרון. יחד עם זאת, ניצור בקר חיצוני ונלמד כיצד מוטמע זכרון במערכת מחשובית בימנו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://link.springer.com/book/10.1007/978-3-319-60402-2

230 Development of auxiliary systems for secured cryptographic systems against side channel attacks

תכנון מערכות תומכות להגנה על מערכות קריפטוגרפיות כנגד תקיפות ערוצי צד

שם המנחה: דוד צוקר זביב
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

Today, most electronic devices such as smartphones, smart cards, cars, etc. employ secured communication to protect the user's private information. The cryptographic functions are usually well known and are mathematically proven to be secure. However, once they are implemented in hardware, new unintentional side channels of communication are introduced. Secret information then leaks through these side channels, compromising the security of the cryptographic functions.

מטרת הפרויקט:

במסגרת הפרויקט נפתח מערכות שונות שמסייעות בהגנה על מערכות חומרה, לדוגמה TRNG, PUF או סנסורים להגנה כנגד החדרת כשלים עם לייזר.

תכולת הפרויקט:

הפרויקט יכיל תכנון מעגלים בוירטואוזו או תכנון יותר רחב בורילוג. בהתאם הערכת הביצועים תתבצע בעזרת סימולציות או FPGA.

קורסי קדם:

83308 - מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מומלץ גם לקחת את קורס עקרונות תכנון מערכות דיגיטליות

מקורות:

  1. Zooker, David, et al. "Silicon Proven 1.8umX9.2um 65-nm Digital Bit Generator for Hardware Security Applications." IEEE Transactions on Circuits and Systems II: Express Briefs 66.10 (2019): 1713-1717.‏
  2. Zooker, David, et al. "Compact Sub-Vt Optical Sensor for the Detection of Fault Injection in Hardware Security Applications." 2019 10th IFIP International Conference on New Technologies, Mobility and Security (NTMS). IEEE, 2019.

231 Architecture design of low-power embedded DRAM

תכנון ארכיטקטורה של זכרון דינאמי מוטמע דל הספק

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום רוב השטח של הצ'יפים אותם אנו רואים בכל מכשיר אלקטרוני יום-יומי מנוצל על ידי הזכרונות, לכן יש להם חשיבות רבה וקריטית כאשר מתכננים אותם. לשם כך, מנסים תמיד לפעול להקטנת שטחם, הקטנת צריכת ההספק שלכם ולייעל את הפונקציונליות. פרמטרים רבים נלקחים בחשבון הן ברמת ההתקן הבודד וגם למעלה בהיררכיית מימוש המאקרו של הזכרון.

מטרת הפרויקט:

מטרת הפרוייקט היא כאמור, ליצור ארכיטקטורה של זכרון יחד עם הפריפריות הנלוות אליו תוך כדי התחשבות בפרמטרים שיביאו לצמצום בשטח, הספק ומהירות רבה של הבלוק. ניצור ברמת ההתקן את הזכרון הדיגיטלי יחד עם הפריפריות השונות שנצטרך על מנת להפעיל את הזכרון לקריאה וכתיבה נכונה.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso על מנת לתכנן זכרון ברמת הסכימה והן הרמת הלייאוט. תחילה, ידרשו לתכנן איך יעבוד הזכרון ואילו פריפריות יידרשו על מנת ליצור בלוק יעיל ומשופר שיפיעלו את הזכרון. יחד עם זאת, ניצור בקר חיצוני ונלמד כיצד מוטמע זכרון במערכת מחשובית בימנו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://link.springer.com/book/10.1007/978-3-319-60402-2

232 Efficient RISCV Interleaved processor

מעבד רב-תהליכי יעיל

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

עבור יישומים רבים נדרשת יכולת ניצול מקסימלי של משאבי המעבד להרצה במקביל של כמות גדולה ככל שניתן של תהליכים איטיים יחסית. במעבדים מסוג זה המטרה היא להשיג התפוקה מצטברת מקסימלית של כלל התהליכים הרצים כאשר זמן הריצה של כל תהליך שלעצמו מתחילתו ועד סוף הינו בעל חשיבות משנית.

מטרת הפרויקט:

פיתוח ומימוש גרסת תת-מעבד מזערי על בסיס ארכיטקטורת ריסק-5 אשר מספק יחס עלות/ביצוע אופטימלי להרצת כמות תהליכים מקבילה וכן התאמת סביבת כלי תכנון חמרה לשימוש נח במעבד.

תכולת הפרויקט:

הכרות מעמיקה עם ארכיטקטורת ריסק-5, תכנון ומימוש המעבד בשפת ורילוג וכלי סינתזה ועל FPGA, התאמת סביבת פיתוח תכנה למעבד, בדיקה של תפקוד המעבד בהשוואה למעבד מוטמע מקובל עבור מאפייני שימוש שונים. דגש על מימוש VLSI דיגיטלי

קורסי קדם:

  • תכן לוגי 83253
  • מעגלי ומערכות VLSI דיגיטליים 83612
  • עקרונות של תכנון מערכות דיגיטליות 83607 (יתרון, לא חובה, מומלץ לקחת במקביל)

דרישות נוספות:

ניסיון עבודה עם FPGA יתרון. (במידה ולא תידרש השלמת קורס/מעבדה רלוונטי במהלך השנה)

מקורות:

  1. https://en.wikipedia.org/wiki/Barrel_processor

מאמר רלוונטי להמחשה (הבנת רשות נוירונים אינה דרישה לפרויקט)

  1. M. AskariHemmat, O. Bilaniuk, S. Wagner, Y. Savaria and J. -P. David, "RISC-V Barrel Processor for Deep Neural Network Acceleration," 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021, pp. 1-5, doi: 10.1109/ISCAS51556.2021.9401617.

706 Hardware assisted Code Integrity Checking (CIC)

הגנה על מהלך וביצוע תקין של תוכנית הרצה על מעבד הנתון להתקפה זדונית

שם המנחה: אסנת קרן
אחראי/ת אקדמי/ת: פרופ' אסנת קרן

הרקע לפרויקט:

הפרוייקט עוסק בהגנה על תוכנה הרצה על מעבד מפני התקפות זדוניות שמטרתן לשבש את מהלכה או לשנות אותה כדי לחלץ דרכה מידע סודי הנמצא במערכת.

מטרת הפרויקט:

במסגרת הפרוייקט תבחן האפשרות לוודא בזמן אמת, כלומר בזמן הרצת הקוד, שהפקודות המתבצעות הן אכן הפקודות המקוריות ולא פקודות שהוזרקו ע"י תוקף המכיר את הקוד ואת ארכיטקטורת המחשב. הפרוייקט יתמקד בבחינת שיטות הגנה על פקודות הנמצאות בזכרון הראשי או ב cache. הפרוייקט לא יעסוק במנגנוני הגנה על פקודות הנמצאות בשלבי עיבוד ב- pipe .

תכולת הפרויקט:

במהלך הפרויקט הסטודנטים ירכשו ידע בנושא חומרה בטוחה ובקודים מכווני אבטחה.
החלק הראשון של הפרוייקט יעסוק בהתקפה על מעבד נתון ובחלק השני ימומשו פתרונות שונים לגילוי שיבוש בקוד ע"י הוספת יחידות חומרה הפועלות במקביל למעבד זה ואינן פוגעות בביצועיו. פתרונות אלו יבחנו הן מבחינת יעילותם והן מבחינת עלות מימושם בחומרה.

קורסי קדם:

מבוא לתורת הצפינה, מבנה מחשבים ספרתיים

דרישות נוספות:

רשות (מומלץ): MATLAB וורילוג

מקורות:

  1. Gilad Dar, Giorgio Di Natale, Osnat Keren, “Low-cost Zero-latency AMD-based Control Flow Checker for 32/64-bit Architecture” , Submitted to IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Sep-2021.
  2. R. de Clercq and I. Verbauwhede, “A survey of hardware-based control flow integrity (CFI),” CoRR, vol. abs/1706.07257, 2017.
  3. Gilad Dar, Giorgio Di Natale, Osnat Keren, “Nonlinear Code-based Low-Overhead Fine-Grained Control Flow Checking” IEEE Transactions on Computers, DOI: 10.1109/TC.2021.3057132
  4. A. Chaudhari, J. Park, and J. Abraham, “A framework for low overhead hardware based runtime control flow error detection and recovery,” in IEEE 31st VLSI Test Symposium (VTS), Berkeley, CA, pp. 1–5, IEEE, 2013.
  5. D. Arora, S. Ravi, A. Raghunathan, and N. K. Jha, “Hardware assisted run-time onitoring for secure program execution on embedded processors,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 14, pp. 1295–1308, Dec 2006.
  6. K.J.Kulikowski, M.G.Karpovsky and A.Taubin, Robust Codes for Fault Attack Resistant Cryptographic Hardware , http://mark.bu.edu/papers/185.pdf
  7. R. Cramer, Y. Dodis, S. Fehr, C. Padr ´o, and D. Wichs, “Detection of algebraic manipulation with applications to robust secret sharing and fuzzy extractors,” in Annual International Conference on the Theory and Applications of Cryptographic Techniques, pp. 471–488, Springer, 2008.

237 Design and implementation guided architecture for Multi Ported Content-Addressable Memory

תכנון ויישום ארכיטקטורת זיכרון CAM מרובה פורטים מונחה מיקום

שם המנחה: חנן מרינברג
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זיכרונות הינן אבן הבניין המרכזי בשבבים אלקטרוניים כיום וממומשים במגוון טכנולוגיות עבור צרכים שונים. בפרויקט זה, נתמקד בזיכרונות CAM מרובה פורטים הממומשים באמצעות תאים סטנדרטיים.

מטרת הפרויקט:

בפרויקט הזה נתעסק בלתכנן ליישם ולהרחיב בלוק שבמהותו הוא זיכרון, אבל מתוחכם יותר מ RAM סטנדרטי וכולל גם מעגלים דיגיטליים חישוביים.

תכולת הפרויקט:

בפרויקט תצטרכו ללמוד היטב את מבנה היחידה, לעבוד על האלגוריתמים לפיתוח, לפתח ארכיטקטורת חומרה מתאימה, וליישמה. להשתמש בכלי CAD מתקדמים בעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

 

מקורות:

https://en.wikipedia.org/wiki/Content-addressable_memory

239 Hybrid memory for space applications

פיתוח זיכרון היברידי עמיד לקרינה המתאים לאפליקציות חלל

שם המנחה: נועה עדרי פריימן
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

מעגלים אלקטרוניים אשר צריכים לעבוד בחלל חשופים לקרינה. קרינה זו משפיעה על מאפייני הטרנזיסטור וכתוצאה מכך יכולה לגרום לשינויים במעגל הלוגי בכלל ומעגלי זיכרון בפרט.

מטרת הפרויקט:

בפרויקט זה נחקור את השפעת הקרינה על מעגלי זיכרון. ננתח תאי זיכרון סטטיים ודינאמיים ונבחן את האפשרות לפיתוח מערך זיכרון היבירידי המשלב את שני סוגי התאים על מנת להשיג עמידות לקרינה, צריכת אנרגיה נמוכה ואפשרות לביצוע אופטימיזציה בשטח הזיכרון.

תכולת הפרויקט:

סקר ספרות על השפעת הקרינה על מעגלי זיכרון. בניית מערך זיכרון היברידי עמיד לקרינה המשלב תא זיכרון סטטי ודינאמי. סימולציות קרינה ובחינת השפעת הקרינה על מעגלי זיכרון בטכנולוגיות ייצור שונות.

קורסי קדם:

מעגלים משולבים

מקורות:

  1. Atias, L. (. 1. )., Teman, ( A., )2., R. (. 1. ). Giterman, P. (. 1. ). Meinerzhagen, and A. (. 1. ). Fish. 2016. “A Low-Voltage Radiation-Hardened 13T SRAM Bitcell for Ultralow Power Space Applications.” IEEE Transactions on Very Large Scale Integration (VLSI) Systems 24 (8): 2622-2633–2633. https://doi.org/10.1109/TVLSI.2016.2518220.