שלחו לחבר

פרויקטי גמר - הנדסת מחשבים - המעבדה לתכן חומרה - תשפ"ב

901 Biological computer vs. advanced hardware – measurements and theoretical analysis of energy consumption for complex problems

מחשב ביולוגי לעומת חומרה מתקדמת – מדידה וניתוח תאורטי של צריכת אנרגיה לבעיות חישוביות קשות

שם המנחה: Dr. Itamar Levi, Prof. Hillel Kugler
אחראי/ת אקדמי/ת: דר' איתמר לוי, פרופ' הלל קוגלר

הרקע לפרויקט:

לאחרונה פותחו שיטות להנדסה של יחידות חישוביות המבוססות על רכיבים ביולוגיים, במטרה לנצל את המקביליות המסיבית של הביולוגיה כדי לבצע במהירות חישובים מורכבים שקשה לבצע במחשבים סטנדרטיים. יתרון פוטנציאלי נוסף של חישוב ביולוגי הןא צריכת אנרגיה נמוכה מאוד. בפרויקט זה נרצה להעריך ולהשוות בין צריכת האנרגיה במחשב ביולוגי לבין צריכת האנרגיה ברכיבי חומרה מתקדמים. נתמקד בבעיות NP-קשות ובבעיות אופטימיזציה, למשל SAT ו -SAT-MAX.

מטרת הפרויקט:

במהלך הפרויקט הסטודנטים ילמדו עקרונות פעולה של שיטות לחישוב ביולוגי ויקראו מאמרים העוסקים בצריכת אנרגיה של הרכיבים הביולוגיים. בנוסף יבצעו מדידות ניסיוניות של אלגורימים מתקדמים לפתרון של SAT ו MAX-SAT עבור benchmarks שיוגדרו במהלך הפרויקט ובכך נוכל לאמוד את הפוטנציאל של מחשבים ביולוגיים לחסוך אנרגיה בצורה יותר מבוססת ומדויקת. לשם השוואה המערכת אלקטרונית שמבצעת חישוב אקוויולנטי תמומש להערכת ביצועים אנרגטיים.

תכולת הפרויקט:

לימוד רקע תאורטי, הגדרת benchmarks , ממוש יעיל של אלגוריתמים לפתרון בעיות SAT ו -SAT-MAX.
השוואת יעילות אנרגטית בין חומרה למחשב ביולוגי.

קורסי קדם:

83691 Formal Verification and Synthesis (אפשר במקביל לפרויקט)

דרישות נוספות:

הפרויקט משלב גם השוואה למימוש אלקטרוני ולכן עדיפות תינתן עבור סטודנטים (או לפחות שאחד הסטודנטים) המשלבים שרשרת חומרה או לחילופין שיש להם רקע רלוונטי שמתאים לתכן חומרה. רקע רלוונטי או ניסיון קודם הוא תכן בשפת חומרה (למשל VHDL או VERILOG), אופציה נוספת היא שלסטודנטים יש יכולות סבירות בתכן על מעבד (ב assembler או C) והתנסו בפרויקט שבו עבדו על פלטפורמת מעבד.
יכולות אלגוריתמיות ותכנותיות גבוהות.
נכונות להיקף עבודה משמעותי.

מקורות:

Nicolau, D. V. Jr. et al. Parallel computation with molecular-motor-propelled agents in nanofabricated networks. PNAS 113, 2591–2596 (2016).

Aluf-Medina, M., Korten, T., Raviv, A., Nicolau Jr., D. V. & Kugler, H. Formal Semantics and Verification of Network-Based Biocomputation Circuits. Verification, Model Checking, and Abstract Interpretation 12597, 464–485 (2021).

https://bio4comp.org/

902 Distributed Clock Synchronization on Grids

סנכרון שעונים מבוזר על גבי סבכות

שם המנחה: Moti Medina
אחראי/ת אקדמי/ת: ד"ר מוטי מדינה

הרקע לפרויקט:

שיטות קיימות לסינכרון שעונים על גבי שבב (למשל, עצי שעונים) הן ריכוזיות ואינן סקלביליות: הפרשי הזמן בין שני שעונים של יחידות סמוכות הוא פרופורציוני לגודל השבב. אנו חוקרים שיטות בהן הפצת השעון נעשית באופן מבוזר (ולא ריכוזי). התהליך של תכנון חומרה לסינכרון שעונים לרוב מתחיל בניסוח אלגוריתם מבוזר תאורטי, ניתוח תאורטי, מימוש האלגוריתמים בחומרה, ולבסוף הדגמה באמצעות סימולציות שאכן המימוש תואם את התאוריה.

מטרת הפרויקט:

בפרוייקט זה נעשה תהליך הפוך! אנו נלמד את שיטת הפצת השעון במאמר המצורף, נחלץ ממנו את אלגוריתם מבוזר ה"חבוי" בו, ננתחו, ונממשו שוב בראייה האלגוריתמית אותה נפתח. כמובן, עלינו לשחזר את תוצאות המעגל המקורי במימושינו.

תכולת הפרויקט:

  1. למידת המאמר המצורף.
  2. חילוץ אלגוריתם מבוזר "רציף".
  3. תכנון אלגוריתם מבוזר "בדיד".
  4. ניתוח תאורטי של האלגוריתם (ניתוח זמן התכנסות, הפרש שעונים לוקאלי וגלובלי מושג, וכו').
  5. מימוש האלגוריתם בתכן ספרתי.
  6. שחזור תוצאות המאמר.
  7. ריכוז וסיכום התומאות בפורמט של מאמר.

קורסי קדם:

את הקורסים הבאים יש לקחת לפני או במקביל לפרוייקט:

  • 83681 חומרה מכילה מטסטביליות
  • 83612 מעגלי ומערכות VLSI דיגיטליים

מקורות:

S. Fairbanks and S. Moore, "Self-timed circuitry for global clocking," 11th IEEE International Symposium on Asynchronous Circuits and Systems, 2005, pp. 86-96, doi: 10.1109/ASYNC.2005.29. (https://www.cl.cam.ac.uk/~swm11/papers/async2005.pdf)

פרויקטים נוספים מומלצים

203 Design of advanced DRAM architecture for low power applications

תכנון ארכיטקטורות של זכרונות דינאמיים מתקדמים לפתרונות דלי הספק

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום רוב השטח של הצ'יפים אותם אנו רואים בכל מכשיר אלקטרוני יום-יומי מנוצל על ידי הזכרונות, לכן יש להם חשיבות רבה וקריטית כאשר מתכננים אותם. לשם כך, מנסים תמיד לפעול להקטנת שטחם, הקטנת צריכת ההספק שלכם ולייעל את הפונקציונליות. פרמטרים רבים נלקחים בחשבון הן ברמת ההתקן הבודד וגם למעלה בהיררכיית מימוש המאקרו של הזכרון.

מטרת הפרויקט:

תכנון ארכיטקטורה של זכרון יחד עם הפריפריות הנלוות אליו תוך כדי התחשבות בפרמטרים שיביאו לצמצום בשטח, הספק ומהירות רבה של הבלוק. ניצור ברמת ההתקן את הזכרון הדיגיטלי יחד עם הפריפריות השונות שנצטרך על מנת להפעיל את הזכרון לקריאה וכתיבה נכונה. נלמד על עקרונות תכנון בעולם ה VLSI, אשר בצמיחה אדירה בימנו.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso בה הם יבנו את המעגל ברמה הלוגית לסימולציות על המערך ולאחר מכן יצירת לייאוט לארכיטקטורה. תחילה, ידרשו לתכנן איך יעבוד הזכרון ואילו פריפריות יידרשו על מנת ליצור בלוק יעיל ומשופר שיפיעלו את הזכרון.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב  virtuoso

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018

209 Advanced peripheral circuits and techniques for GC-eDRAM

תכנון מנגנוני פריפריה מתקדמים לזיכרונות דינאמיים

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a dynamic storage technology that presents an alternative to standard SRAM for various applications. In this project, novel circuit techniques will be developed for GC-eDRAM based memories to improve performance, power, and area (PPA) costs.

מטרת הפרויקט:

The project outcome is a novel technique for improving the GC-eDRAM technology

תכולת הפרויקט:

This work will include the investigation of sophisticated refresh schemes, advanced write-back techniques, and others. This research project will include Virtuoso based simulation in advanced CMOS nodes

קורסי קדם:

מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The project will include Virtuoso simulations and possibly layout, digital (Verilog) design and other chip design skills.

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

210 Memory circuit design for quantum chip applications

תכנון מעגלי זכרונות לצ'יפים התומכים באפליקציות קוונטיות

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

מחשבים קוונטים הם נושא מאוד עכשווי וישנם הרבה מאמצים מחברות בתעשיית הצ'יפים ליצור מחשבים קוונטים. לצורך מערכת מחשוב קוונטי נדרשים מעגלים אלקטרוניים תומכים רבים הדומים באופיים למערכות תקשורת. מערכות אלו כוללות, בין היתר מערכי זכרונות שהם חלק חשוב ועיקרי בSOC

מטרת הפרויקט:

נרצה לאפיין זכרונות שיכולות לשמש אותנו במערכות תמיכה במחשבים קוונטים. במהלך העבודה נלמד על ארכיטקטורה של זכרונות ותכנונם ברמת הcircuit ונתאים אותם גם לסביבה של מחשב קוונטי. המטרה היא להגיע לארכיטקטורה מוכנה של זכרון שעובד על פי סימולציות, תוך כדי מענה על צרכים ספציפיים לאפלקציה קוונטית.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso בה הם יבנו את המעגל ברמה הלוגית לסימולציות על המערך. מהסימולציות נוכל ללמוד איך לשפר את התכנון ולחשוב על פתרונות ברמת הפריפריות לשיפור הארכיטקטורה.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish. Berlin, Germany: Springer, 2018.

211 Improving data integrity in embedded memories by applying algorithmic/statistical methods

שיפור שימור מידע בזכרונות מוטמעים בשילוב שיטות אלגוריתמיות/סטטיסטיות

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: רופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

In this project, the students will model the probability of cell failures and explore the possibilities of improving the DRT through algorithmic approaches mixed with circuit design techniques.

תכולת הפרויקט:

The project is a research project with both theoretical and implementation components, intended for both Electrical and Computer Engineering students.

קורסי קדם:

מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The work will Verilog/Virtuoso components and probably also include Matlab

מקורות:

1) P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
2) Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5

213 Design and implementation guided architecture for Ternary Content-Addressable Memory

תכנון ויישום ארכיטקטורת זיכרון TCAM מונחה מיקום

שם המנחה: חנן מרינברג
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זיכרונות הינן אבן הבניין המרכזי בשבבים אלקטרוניים כיום וממומשים במגוון טכנולוגיות עבור צרכים שונים. בפרויקט זה, נתמקד בזיכרונות TCAM הממומשים באמצעות תאים סטנדרטיים.

מטרת הפרויקט:

בפרויקט הזה נתעסק בלתכנן וליישם בלוק שבמהותו הוא זיכרון, אבל מתוחכם יותר מ RAM סטנדרטי וכולל גם מעגלים דיגיטליים חישוביים.

תכולת הפרויקט:

בפרוייקט תצטרכו ללמוד היטב את מבנה היחידה, לעבוד על האלגוריתמים לפיתוח, לפתח ארכיטקטורת חומרה מתאימה, וליישמה. להשתמש בכלי CAD מתקדמים בעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

מקורות:

https://en.wikipedia.org/wiki/Content-addressable_memory

214 Guided Physical Implementation of Cordic rotation Unit

מימוש פיזי נשלט של יחידת חישוב קואורדינטות מבוססת תאים סטנדרטיים

שם המנחה: חנן מרינברג
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

CORDIC is an iterative algorithm for calculating trig functions including sine, cosine, magnitude and phase. It is particularly suited to hardware implementations because it does not require any multiplies.

מטרת הפרויקט:

בפרוייקט נממש יחידת Cordic יחודית אשר עבורה נפתח אלגוריתמי place and route חדשים אשר ישפרו משמעותית את היחידה בהיבטי מהירות, הספק ושטח אשר לא מושגים בשימוש בכלים האוטומטיים. במטרה להשתלב ביישום פיזי של ארכיטקטורת מעבד ה RISC-V המתפתחת במעבדות ננו בבר אילן.

תכולת הפרויקט:

בפרוייקט תצטרכו ללמוד היטב את מבנה היחידה, לעבוד על האלגוריתמים לפיתוח, לפתח ארכיטקטורת חומרה מתאימה, וליישמה. להשתמש בכלי CAD מתקדמים בעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

מקורות:

https://en.wikipedia.org/wiki/CORDIC

216 Dual Mode Logic for Low Energy and High Performance

לוגיקת DML לביצועים גבוהים וצריכת אנרגיה נמוכה

שם המנחה: ענבל סטנגר ונתנאל שביט
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינאמית, ברמת השער (nand/nor וכדומה). בלוגיקה זו קיימים שני מצבי פעולה:

  • מצב סטטי- שבו יש שמירת אנרגיה וביצועים נמוכים.
  • מצב דינמי- שבו הביצועים גבוהים אך גם צריכת האנרגיה גבוהה.

שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. הלוגיקה הראתה תוצאות טובות מאוד בטכנולוגיות שונות. האתגרים בלוגיקה זו רבים. החל מבחינה של גדלי הטרנזיסטורים בכל שער, דרך חיבור בין שערים שונים, ועד יצירת מודולים גדולים ומורכבים יותר. מתוך כך גם קיימות אינסוף אפשרויות למהנדס בתכנון ב-DML, והיכולות בלוגיקה זו רבות.

מטרת הפרויקט:

בפרויקט זה נבחן את לוגיקת DML בטכנולוגיות חדשות ומגוונות.

תכולת הפרויקט:

בחינת מימוש הלוגיקה בטכנולוגיות מתקדמות, בחינת הארכיטקטורות השונות הנפוצות שבהן מימוש הלוגיקה יהיה יעיל ומימוש DML בארכיטקטורות החדשות.  העבודה הינה באמצעות תוכנת הvirtuoso.

קורסי קדם:

  • קורס מעגלים ספרתיים 83-308
  • מעבדה למעגלים ספרתיים 83-315
  • מעגלים משולבים ספרתיים 83-313

מקורות:

  1.  I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 0.1109/ACCESS.2013.2262015.
  2.  A. Kaizerman, S. Fisher and A. Fish, "Subthreshold Dual Mode Logic," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 5, pp. 979-983, May 2013, doi: 10.1109/TVLSI.2012.2198678.

217 eDRAM circuit design for high performance chip integration

תכנון זכרון דינאמי מוטמע לשילוב בצ'יפים עם מהירות גבוהה

שם המנחה: אודם הראל ורומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זכרונות הם חלק עיקרי בצ'יפים היום ולכן נדרש תכנון רב בשביל לממש זכרון יעיל ביותר מבחינת שטח, מהירות וצריכת הספק. יש הרבה עבודה היום על למצוא ארכיטקטורה משופרת למאקרו של זכרונות.

מטרת הפרויקט:

המטרה היא לבנות זכרון דינאמי מהיר יותר אשר יהיה מותאם לאפליקציות שונות - כלומר לעבוד בתנאים שונים כגון טמפרטורה. הפרוייקט ננסה לחשוב על זכרון יעיל ולממש אותו לרכיב IP שלם ומוכן, תוך התחשבות בפרמטרים השונים המשפיעים עליו ועל היכולות שלו.

תכולת הפרויקט:

נחקור זכרונות קיימים היום ונתכנן מערך זכרון ייחודי ומותאים לדרישות שלנו. נבצע סימולציות מקיפות הרלוונטיות להבנת ההשפעות על זכרונות בצ'יפים שקיימים היום בשביל לשפר את הביצועים. זה ייעשה במערכת וירטואוזו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

219 Design an innovative low power FlipFlop in advanced technology

תכנון פליפ-פלופ דל הספק חדשני בטכנולוגיה מתקדמת

שם המנחה: ענבל סטנגר ואודם הראל
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

צריכת ההספק הינה פרמטר תכנון חשוב ואף קריטי באפליקציות IoT. תכנון מעגלים ספרתיים וזיכרונות אשר עובדים במצב תת-הולכה הינה אחת הדרכים הטובות להשגת צריכת אנרגיה אופטימלית. אך עבודה במתחים כה נמוכים יכולה לפגוע דרמטית בביצועי המעגל.

מטרת הפרויקט:

תכנון FlipFlop חדשני שעובד במתחי אספקה נמוכים במיוחד אך שומר על רמת הביצועים הנדרשת.

תכולת הפרויקט:

הפרויקט יתבצע בשיתוף פעולה הדוק עם חברת סטארטאפ ישראלית בתחום של תכנון מעגלים משולבים. בשלב הראשון יתבצע סקר ספרות העוסק במימושים שונים של FF. בחירת הארכיטקטורה המיטבית. תכנון המעגל לעבודה במצב תת-הולכה. לייאאוט ואנליזת פוסט-לייאאוט.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים
  • מעגלים משולבים ספרתיים

מקורות:

S. Fisher, A. Teman, D. Vaysman, A. Gertsman, O. Yadid-Pecht and A. Fish, "Ultra-low power subthreshold flip-flop design," 2009 IEEE International Symposium on Circuits and Systems, 2009, pp. 1573-1576, doi: 10.1109/ISCAS.2009.5118070

223 Development of hardware side channel analysis countermeasures

פיתוח הגנות בתחום הגנת חומרה כנגד התקפות ערוץ צד

שם המנחה: דוד צוקר זביב
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

מערכות קריפטוגרפיות הממומשות בחומרה (ASIC, FPGA, CPU) זולגות מידע סודי דרך ערוצי צד, אותו ניתן לחשוף בשיטות התקפה מתקדמות. במסגרת המחקר במעבדות ENICS אנחנו מפתחים שיטות שונות על מנת לממש מערכות קריפטו המוגנות מפני תקיפות מסוג זה.

מטרת הפרויקט:

ביצוע מחקר ופיתוח של שיטות מתקדמות להגנה על מערכות קריפטוגרפיות מפני התקפות ערוצי צד ואשר ממומשות ב־ASIC, FPGA או תוכנה.

תכולת הפרויקט:

הפרויקט יכלול עבודה מגוונת בהתאם ליכולות הסטודנטים, החל מפיתוח ASIC, פיתוח FPGA ואף תוכנה. כחלק מהפרויקט הסטודנטים יעסקו גם בעבודה עם תוצאות מדידה ואף מדידה בפועל, וכן כתיבת סקריפטים ב־Python לניתוח התוצאות.

קורסי קדם:

מעגלים אלקטרוניים ספרתיים.

דרישות נוספות:

במקביל לפרויקט (או לפניו) יש לבצע את הקורס מבוא לחומרה בטוחה – בניות ומתקפות של ד"ר איתמר לוי.

מקורות:

  1. Zooker, D., Elkoni, M., Shalom, O. O., Weizman, Y., Levi, I., Keren, O., & Fish, A. (2020, October). Temporal Power Redistribution as a Countermeasure against Side-Channel Attacks. In 2020 IEEE International Symposium on Circuits and Systems (ISCAS) (pp. 1-5). IEEE.
  2. Zooker, D., Fish, A., Keren, O., & Weizman, Y. (2019, June). Compact Sub-Vt Optical Sensor for the Detection of Fault Injection in Hardware Security Applications. In 2019 10th IFIP International Conference on New Technologies, Mobility and Security (NTMS) (pp. 1-5). IEEE.
  3. Zooker, D., Shalom, O. O., Weizman, Y., Fish, A., & Keren, O. (2020). Toward Secured FPGA: Silicon Proven CLB With Reduced Information Leakage. IEEE Solid-State Circuits Letters, 3, 146-149.
  4. Zooker, D., Avital, M., Weizman, Y., Fish, A., & Keren, O. (2019). Silicon Proven $1.8~\mu\text {m}\times\, 9.2\,\,\mu\text {m} $65-nm Digital Bit Generator for Hardware Security Applications. IEEE Transactions on Circuits and Systems II: Express Briefs, 66(10), 1713-1717.

605 Formal Verification and Statistical Analysis of NBC

אימות פורמלי של מעגלים ביולוגיים

שם המנחה: Hillel Kugler and Avraham Raviv
אחראי/ת אקדמי/ת: פרופ' הלל קוגלר

הרקע לפרויקט:

שיטה פוטנציאלית לפתרון בעיות קשות לחישוב היא שימוש במקביליות של רכיבים ביולוגיים כדי לבצע חישוב מקבילי. אחת הדרכים החדשות שהוצגו לאחרונה מאפשרת לייצר התקנים דמויי מבוך שמאפשרים תנועת רכיבים ביולוגיים זעירים כאשר תנועת הרכיבים במבוך ומיקומם מגדירים פתרון של הבעיה החישובית. בפרויקט זה נשתמש ונפתח שיטות אימות פורמלי (Formal Verification) להוכחת נכונות של רכיב חומרה ביולוגי מקבילי.

מטרת הפרויקט:

במהלך הפרויקט הסטודנטים ירכשו ידע באימות פורמלי ויישמו אותו על מעגלים ביולוגיים המבצעים חישוב מקבילי. היישום יכלול קידוד בעיות חדשות בשפות אימות פורמלי, וניתוח רשתות קיימות בעזרת כלים הסתברותיים.

תכולת הפרויקט:

פיתוח רשתות ביולוגיות עבור בעיות NP קשות, תיאור הרשתות בעזרת כלי אימות ושימוש בכלים אלה על מנת לנתח את הרשתות האמיתיות.

קורסי קדם:

  • 83691 Formal Verification and Synthesis (במקביל לפרויקט)
  • 83670 Biological Computation (במקביל לפרויקט)

דרישות נוספות:

תכנות ב-python יתרון.

מקורות:

  1. Nicolau, Dan V., et al. "Parallel computation with molecular-motor-propelled agents in nanofabricated networks." Proceedings of the National Academy of Sciences, 2016.
  2. Michelle Aluf-Medina, Till Korten, Avraham Raviv, Dan V. Nicolau Jr. and Hillel Kugler. Formal Semantics and Verification of Network-Based Biocomputation Circuits, VMCAI’21. https://link.springer.com/chapter/10.1007/978-3-030-67067-2_21
  3. http://bio4comp.org/
  4. Manna, Zohar, and Amir Pnueli. "Temporal verification of reactive systems: safety." Springer (1995).

701 Laser Fault Injection Sensing

חישת החדרת כשלים ע"י לייזר

שם המנחה: איתמר לוי
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

הפרויקט עוסק בחישת החדרות כשלים למערכות אלקטרוניות. החדרת כשלים מהווה אמצעי עבור תוקפים לחלץ אינפורמציה סודית ממערכות אלקטרוניות קריפטוגרפיות. ע"י חלחול הכשל לערוץ התקשורת ניתן להסיק למשל מפתחות הצפנה. הטכנולוגיה המפותחת מבקשת לאתר החדרת כשלים ולמנוע אפשור ערוץ התקשורת במדה והתגלה.

מטרת הפרויקט:

המטרה היא לספק יכולות חישה דיגיטליות (רלוונטי לשרשרת סייבר \ שרשרת חומרה\ ננו-אלקטרוניקה) בעלות מימוש נמוכה (מעט חומרה) עם רזולוציה מרחבית וזמנית גבוהה.

תכולת הפרויקט:

הסטודנטים יעבדו עם עמדת הלייזר בסביבה אוטומאטית נשלטת ע"י קוד פייטון, יממשו מערכת קריפטוגרפית (למשל הצפנה) על גבי FPGA (או מימוש מעבד פשוט, לתקשורת תכנתית או מימוש ישיר בחמרה) , ויממשו מגוון סנסורים בתכן, יתקשרו עם הרכיב יעריכו את טיב ההגנה ע"י מגוון מטריקות וכו'.

קורסי קדם:

לא חובה עבור תחילת הפרויקט (כלומר פרויקט יכול להתחיל ללא והקורס יילקח תו"כ) - מבוא לקריפטו.
סטודנטים מננו יכולים לקחת במקום מבוא לקריפטו מבוא לחומרה בטוחה.

דרישות נוספות:

מימוש למשל ב VERILOG הוא לא ידע חובה מקדים אך יכול להיות לעזר, במידה וסטודנטים מתאימים יימצאו ואינם מכילים זאת בסט הכלים שלהם נלמדם את הנושא תוך כדי.

מקורות:

[1] file:///C:/Users/user/Downloads/Mirbaha_Amir-Pasha_2011.pdf
[2] https://eprint.iacr.org/2009/575.pdf

703 Secure Implementation of Advance Symmetric Cryptographic Algorithms

מימוש בטוח של אלגוריתמים קריפטוגרפיים סימטריים מתקדמים

שם המנחה: איתמר לוי
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

אלגוריתמים קריםטוגרפיים חשופים למגוון תקיפות בעולם הפיסיקלי. בעיקר בגלל שניתן למדוד אינפורמציה ממשתנים פנימיים בזמן ריצת האלגוריתם, מה שממוטט את הנחות האבטחה של המערכת. לשם הגנה משתמשים ברנדומיות, הן אם ברמת האלגוריתם, ברמה הלוגית ע"י מיסוך משתנים פנימיים או רנדומיזציה של "מתי החישוב מתבצע". הפרויקט יעסוק במימוש אלגוריתמים מתקדמים המיועדים לרמת אבטחה גבוהה עם עלות נמוכה (LightWeight Authenticated Encryption). פרויקט זה עוסק באלגוריתמים סימטריים ובהתאם ליכולות הסטודנטים וסט הכלים שמגיעים עמו, כך ננתב בפרויקט את רמת ההגנה והמימוש: דהיינו בין אם בתוכנה (על סביבת מעבד) או חומרה (למשל FPGA).

מטרת הפרויקט:

מימוש אלגוריתמים מתקדמים ושיטות הגנה יעילות וחדשניות בהתאם לסביבת המימוש, מטרת העל כמובן היא מתן מענה הגנתי עם עלות מימוש נמוכה (שטח קוד, אנרגיה, זמן חישוב וכו')

תכולת הפרויקט:

מימוש האלגוריתמים והבנתם (גם הבנה במבט על של התכונות הקריפטוגרפיות שלהם), הוספת מנגנוני הגנה באופן יעיל. למשל שילוב של שיטות כמו BIT_SLICING , מיסוך ו- SHUFFLING בין עם על מעבד או בחומרה.

קורסי קדם:

מבוא לקריפטו - חובה
מבוא לחומרה בטוחה --יתרון

דרישות נוספות:

ידע מימושי או בקוד (assembler C בסביבת מעבד) או בחומרה (verilog)
יכולות בסיסיות בסביבות קוד בסיסיות (למשל פייטון וכו')

מקורות:

ישנו אוסף עצום של מקורות. מידע ינתן בפגידות אישיות:

[1] https://csrc.nist.gov/projects/lightweight-cryptography

704 Efficient Secure Implementation of Advanced Asymmetric Cryptographic Algorithms

מימוש יעיל של הגנות עבור אלגוריתמים קריפטוגרפים אסימטריים מתקדמים

שם המנחה: איתמר לוי
אחראי/ת אקדמי/ת: דר' איתמר לוי

הרקע לפרויקט:

אלגוריתמים קריםטוגרפיים חשופים למגוון תקיפות בעולם הפיסיקלי. בעיקר בגלל שניתן למדוד אינפורמציה על משתנים פנימיים בזמן ריצת האלגוריתם, מה שממוטט את הנחות האבטחה של המערכת. לשם הגנה משתמשים ברנדומיות, הן אם ברמת האלגוריתם, ברמה הלוגית ע"י מיסוך משתנים פנימיים או רנדומיזציה של "מתי החישוב מתבצע". עבור מערכות קריפטוגרפיות סימטריות יש לתוקף יכולת לאסוף הרבה סטטיסטיקה (לחזור על מדידות) ולכן עלות ההגנה מאוד גבוה. בפרויקט זה נתמקד במימוש אלגוריתמים אסימטריים. כאשר אלגוריתמים אלו "רצים" למשל לשם חלוקת מפתחות התוקף נדחק לסיטואציה בה הוא מקבל מספר בודד של מדידות (למשל מדידת זרם אחת בזמן הצפנה בודדת). למרות זאת התקיפות החזקות הקיימות מצליחות לשחזר סודות מהמדידה. לשם הגנה ניתן להשקיע הרבה פחות אנרגיה מאשר במקרה הסימטרי.

הפרויקט יעסוק במימוש אלגוריתמים מתקדמים המיועדים לרמת אבטחה גבוהה עם עלות נמוכה (Post Quantom Cryptography). פרויקט זה יעסוק במימוש תכנתי (על סביבת מעבד) ושילוב מנגנוני הגנה באופן יעיל בסביבה זו.

מטרת הפרויקט:

מימוש אלגוריתמים מתקדמים ושיטות הגנה יעילות וחדשניות בהתאם לסביבת המימוש (סוג המעבד והאמצעים הקיימים בו, למשל רוחב מלה, סוגי פעולות במעבד ומאיצים וכו'), מטרת העל כמובן היא מתן מענה הגנתי עם עלות מימוש נמוכה (שטח קוד, אנרגיה, זמן חישוב וכו')

תכולת הפרויקט:

מימוש האלגוריתמים והבנתם (גם הבנה במבט על של התכונות הקריפטוגרפיות שלהם), הוספת מנגנוני הגנה באופן יעיל. למשל שילוב של שיטות כמו BIT_SLICING , מיסוך ו- SHUFFLING בחומרה ואופטימזציה לחומרה בשימוש (סוג המעבד וכו').

קורסי קדם:

מבוא לקריפטו - חובה
מבוא לחומרה בטוחה --יתרון

דרישות נוספות:

ידע מימושי בקוד C עדיפות תנתן ל assembler בסביבת מעבד
יכולות בסיסיות בסביבות קוד בסיסיות (למשל פייטון וכו')

מקורות:

מקורות יינתנו בפגישה, לינק כללי כ"טיזר":
[1] https://csrc.nist.gov/projects/post-quantum-cryptography

410 Embedded beamformer using NN for parameters estimation

מימוש חומרתי של מסנן מרחבי ושיערוכו ע"י רשת נוירונים

שם המנחה: אביעד איזנברג
אחראי/ת אקדמי/ת: פפרופ' שרון גנות

הרקע לפרויקט:

למידה עמוקה מהווה בשנים האחרונות כלי חשוב מאוד ביכולת עיבוד אותות בכלל ודיבור בפרט. לצורך שיערוך פרמטרים של מסנן מרחבי אנו נשתמש בשיטה זו ולאחר מכן יכולות האלגוריתם יבדקו ע"י רכיב חומרתי

מטרת הפרויקט:

מטרת הפרויקט הינה בנית רשת לצורך שיערוך פרמטרי המסנן ומימושו ברכיב חומרתי

תכולת הפרויקט:

נלמד רשת אשר תדע לסווג כל tf-bin במישור הSTFT לדיבור/רעש ועל פי זה נדע לשערך את הפרמטרים הרלוונטיים. בחלק הראשון על הסטודנטים לבנות רשת לשערוך פרמטרי המסנן. בחלק השני עליהם למממש אותו על רכיב חומרתי.

קורסי קדם:

  • למידה עמוקה
  • עיבוד ספרתי של אותות 2

מקורות:

S. E. Chazan, H. Hammer, G. Hazan, J. Goldberger and S. Gannot, "Multi-Microphone Speaker Separation based on Deep DOA Estimation," 2019 27th European Signal Processing Conference (EUSIPCO), 2019, pp. 1-5, doi: 10.23919/EUSIPCO.2019.8903121.

226 Deep Learning HW-SW acceleration system and application interface

אינטגרציה וממשק מערכת משולבת חמרה-תכנה עבור למידת מכונה עמוקה

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

למידת מכונה עמוקה באמצעות רשתות נוירונים מלאכותיות הינה כיום טכנולוגיה מובילה המיושמת בתחומים רבים, הדרישות ההולכות וגדלות מביצועי מערכות אלו מציבות אתגרי קצה עבור זמני תגובה אשר אינם ניתנים להשגה בעיבוד תכנה בלבד ללא מאיצי חמרה. גורם מרכזי ביעילות הרשת הינה הקצאה ושילוב אופטימלי וגמיש בין פועולות המממושות בחומרה לאלו המבוצעות בתכנה וכן ממשק המערכת ליישומים שונים. פרויקט זה יתמודד עם אתגרים אלו באמצעות הרחבת תשתית והדגמתו על יישומי AI מאתגרים.

מטרת הפרויקט:

פיתוח ויישום של דור שני של מאיץ רשת-נוירונים משולב-חמרה-תכנה. התוצרים הינם: מחקר מקיף על פתרונות קיימים, הבנת הפתרון הקיים בדור הראשון, הגדרת פתרון מתקדם, מימוש והדגמה שימושית של המאיץ על כרטיס מבוסס FPGA.

תכולת הפרויקט:

השלמת אינטגרצית דור שני של מאיץ רשתות , הדגמתו על גבי תשתית FPGA משובצת מעבד, והוכחת התכנות עבור מימוש SOC (System On Chip), וכן ניתוח יעילות התוצאה.

קורסי קדם:

  • אלגברה ליניארית
  • מעגלי ומערכות VLSI דיגיטליים
  • מעגלים משולבים ספרתיים -מומלץ
  • מעבדה מתקדמת בננו-אלקטרוניקה (מעבדת ה- FPGA) אפשר במהלך השנה
  • עקרונות של תכנון מערכות דיגיטליות (אפשר במהלך השנה)

מקורות:

https://www.eng.biu.ac.il/temanad/hardware-for-deep-learning/

228 Advanced Hardware Accelerators for Deep Learning systems

מאיצי חמרה מתקדמים ללמידת מכונה עמוקה

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

למידת מכונה עמוקה באמצעות רשתות נוירונים מלאכותיות הינה כיום טכנולוגיה מובילה המיושמת בתחומים רבים, הדרישות ההולכות וגדלות מביצועי מערכות אלו מציבות אתגרי קצה עבור זמני תגובה וצריכת הספק לפעולה אשר אינם ניתנים להשגה בעיבוד תכנה בלבד ללא מאיצי חמרה. רשת הנוירונים העמוקה מורכבת משכבות רבות מסוגים שונים, פרויקט זה יתמודד עם אתגרים אלו באמצעות פיתוח דור שני של מאיצי חומרה מתקדמים המאפשרים האצת פעולות מורכבות ויחודיות ליישומי AI שונים ביעילות ובצריכת הספק מינימלית.

מטרת הפרויקט:

התוצר של פרויקט זה הינו מגוון מאיצים מתקדמים אשר ישולבו בדור השני של המערכת , יודגמו בסימולציה ועל גבי תשתית FPGA עבור יישומי AI

תכולת הפרויקט:

פיתוח המאיץ, סינטזה תקינה של המאיץ עבור טכנולוגיה של לפחות 65 ננומטר, בניית ממשק ומעטפת תכנה למאיץ, הדגמה שימושית של המאיץ על כרטיס מבוסס FPGA

קורסי קדם:

  • אלגברה ליניארית
  • מעגלי ומערכות VLSI דיגיטליים
  • מעגלים משולבים ספרתיים -מומלץ
  • מעבדה מתקדמת בננו-אלקטרוניקה (מעבדת ה- FPGA) אפשר במהלך השנה
  • עקרונות של תכנון מערכות דיגיטליות (אפשר במהלך השנה)

מקורות:

https://www.eng.biu.ac.il/temanad/hardware-for-deep-learning/

229 Efficient Memory Management for deep learning acceleration system

ניהול זכרון יעיל במערכת האצת למידת מכונה עמוקה

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

מערכות למידה עמוקה מוגבלות במידה רבה ע"י קצב תעבורת נתונים ומשתני מודל החישוב בין המאיץ, היררכית הזכרונות והמעבד, על מנת לייעל תהליך זה נדרש לייעל את תעבורת המידע על ידי ממשקי זכרון מהירים, טכנולוגיות דחיסת מידע וניהול אופטימלי של תעבורת המידע.

מטרת הפרויקט:

פיתוח דור שני של פתרון משולב תכנה-חמרה לניהול תעבורת המידע , שילובו במערכת והדגמתו בסימולציה ובתשתית FPGA

תכולת הפרויקט:

פיתוח ומימוש אלגוריתים יעיל לניהול זכרון, מחקר והבנה של אופן ניהול זכרונות מהירים דוגאמת DDR, מימוש יחידת הניהול ובדיקת ביצועיו עבור יישומי AI שונים.

קורסי קדם:

  • אלגברה ליניארית
  • מעגלי ומערכות VLSI דיגיטליים
  • מעגלים משולבים ספרתיים -מומלץ
  • מעבדה מתקדמת בננו-אלקטרוניקה (מעבדת ה- FPGA) אפשר במהלך השנה
  • עקרונות של תכנון מערכות דיגיטליות (אפשר במהלך השנה)

מקורות:

https://www.eng.biu.ac.il/temanad/hardware-for-deep-learning/

232 Macro-architecture design for novel memory integration in chip

תכנון של מאקרו-ארכיטקטורה לשילוב זכרון חדשני בצ'יפים

שם המנחה: אודם הראל ורומן גלדמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעולם הטכנולוגי של היום, בו צ'יפים שולטים בכל אמצעי חישובי, נעשית עבודה רבה על ייעול ושיפור של זכרונות השולטים ברוב השטח וצריכת ההספק של צ'יפים אלו. בפרוייקט זה נעבוד בטכנולוגיות חדישות בהם משתמשים בתעשייה ונתכנון זכרון משופר - קטן יותר, מהיר יותר וצורך פחות הספק, אשר נותן מענה לאפליקציות ספציפיות במערכת.

מטרת הפרויקט:

המטרה היא להגיע לארכיטקטורה של זכרון מוגמר אשר מכיל את הפריפריות הנרדשות לתפעולו ובעל יתרונות רבים על זכרונות בהם משתמשים היום. במהלך העבודה נלמד על מושגים החשובים בתעשייה ועל דרך החשיבה של תכנון מאקרו בגודל זה מכמה כיוונים שונים.

תכולת הפרויקט:

מחקר על פתרונות הקיימים היום ולמידה על סוג הזכרון אתו נעבוד. סימולציות אשר יוכיחו ויעזרו לנו להגיע לפתרון הטוב ביותר. נעבוד עם הכלי וירטואוזו בין היתר.

קורסי קדם:

מעגלים ספרתיים ו/או מעגלים משולבים

דרישות נוספות:

וירטואוזו

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018

233 Macro-architecture design for novel memory integration in chip

תכנון של מאקרו-ארכיטקטורה לשילוב זכרון חדשני בצ'יפים

שם המנחה: אודם הראל ורומן גלדמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעולם הטכנולוגי של היום, בו צ'יפים שולטים בכל אמצעי חישובי, נעשית עבודה רבה על ייעול ושיפור של זכרונות השולטים ברוב השטח וצריכת ההספק של צ'יפים אלו. בפרוייקט זה נעבוד בטכנולוגיות חדישות בהם משתמשים בתעשייה ונתכנון זכרון משופר - קטן יותר, מהיר יותר וצורך פחות הספק, אשר נותן מענה לאפליקציות ספציפיות במערכת.

מטרת הפרויקט:

המטרה היא להגיע לארכיטקטורה של זכרון מוגמר אשר מכיל את הפריפריות הנרדשות לתפעולו ובעל יתרונות רבים על זכרונות בהם משתמשים היום. במהלך העבודה נלמד על מושגים החשובים בתעשייה ועל דרך החשיבה של תכנון מאקרו בגודל זה מכמה כיוונים שונים.

תכולת הפרויקט:

מחקר על פתרונות הקיימים היום ולמידה על סוג הזכרון אתו נעבוד. סימולציות אשר יוכיחו ויעזרו לנו להגיע לפתרון הטוב ביותר. נעבוד עם הכלי וירטואוזו בין היתר.

קורסי קדם:

מעגלים ספרתיים ו/או מעגלים משולבים

דרישות נוספות:

וירטואוזו

מקורות:

Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018

117 Smart assistive devices for people with disabilities

פתוח מערכות עזר חכמות לאנשים עם מוגבלויות

שם המנחה: ד"ר אברהם שלי
אחראי/ת אקדמי/ת: פרופ' אורית שפי

הרקע לפרויקט:

המוטיבציה להגשת הפרויקט נובעת מרצון משותף להציע פתרונות טכנולוגיים לאנשים עם מוגבלויות כדי להקל על בפעילותיהם בחיי היום. אנחנו מציעים לפתח תשתית פתרונות טכנולוגים מעשיים בהתנדבות ולשתף את הידע עם העמותת הציבורית "מילבת" ללא כוונת רווח. כך שבסופו של דבר הפתרונות יועברו כתרומה לאותם אנשים עם המוגבלויות.

מטרת הפרויקט:

בניית התשתית היא לפתח מערכות ייחודיות ואוטונומיות בטכנולוגיית מתקדמת מסוג IoT (Internet of Things) או "בית חכם" המאפשרת שליטה מרחוק על מגוון מוצרים אלקטרוניים\חשמליים. המערכות יתוכננו בהתאם ליכולת ההפעלה ולדרישות המשתמש (האדם עם המוגבלות) בעזרת חיישנים מתאימים.

תכולת הפרויקט:

  1. פגישות עם צוות העמותה והאנשים עם מוגבלויות ("המטופלים") בבית החולים או בביתם במטרה להכיר ולהגדיר מצד אחד את צרכיהם הטכניים (למשל הפעלת של מכשיר מסוים בשלט רחוק) ומצד שני את יכולת הפעילות הגופנית שלהם.
  2. בחירה של אמצעי הקלט המתאימים ביותר (החיישנים) לפעולה הגופנית של המטופל.
  3. בחירת סוג התקשרות המתאימה (הפלט) להפעלת המכשיר שהמטופל חפץ לשולט בו. בחירת סוג הכרטיס החכם. האיור דלקמן מראה על עיקרון הפעולה של המערכת IoT
  4. תכנות והטענת התוכנה בכרטיס בעזרת תוכנת מחשב בפקולטה להנדסה. התוכנה הנה ייחודית ומנתחת את האותות של החיישן ומפעילה בהתאם את הפקודות לשלוט במכשיר\ים באמצעות תקשורת אל חוטית.
  5. עיצוב ובניית אריזת המערכת ועזרים נוספים באמצעות הדפסת 3D בפקולטה להנדסה ובשיתוף עם מהנדס\ת המוצר הרפואי של עמותת מילבת.
  6. פגישת חוזרת עם צוות העמותה והמטופלים לצורך התאמה והדרכה ההפעלה של המערכת.
  7. העברת הידע לצוות כך שתינתן יכולת להמשיך את התיאום או הבנייה של מערכות דומות באופן עצמאי.
  8. שמרית הקשר עם עמותת מילבת לצורך תמיכה ויעוץ מקצועי.

קורסי קדם:

  • מבוא להנדסת חשמל
  • מעבדה להתקני מל"ם
  • Bio-chips + סנסורים

דרישות נוספות:

הכריות ב-פלטפורמה מסוג Arduino - פתויח ישומון Android

מקורות:

1. "אנשים עם מוגבלות בישראל 2017" http://www.justice.gov.il/Units/NetzivutShivyon/sitedocs/statistic-annual-report-2017.pdf
2. http://www.milbat.org.il/
3. http://www.azarim.org.il/Hebrew/ConsultingServices/Pages/item3.aspx
4. https://www.arduino.cc

234 In-memory computing using the GC-eDRAM

ביצוע פעולות חישוביות בזיכרון דינאמי

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The unique features of the GC-eDRAM memories, require specialized memory block design, but also an opening for implementing in-memory logical computations with very little overhead. For example readout of an logical "NOR" function result for two adjacent memory rows can be performed in such a memory with very little overhead. In this project we aim to design a GC-eDRAM memory that will allow to perform various logical computation with data stored in the memory.

תכולת הפרויקט:

The students will develop a unique memory design and architecture. They will be required to suggest and implement novel ideas in memory design and run various simulations to prove the suggested memories reliability.

קורסי קדם:

Digital Integrated Circuits (83-313)

דרישות נוספות:

Running Simulations in Virtuoso and layout

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

235 Replica technique in GC-EDRAM memories

מימוש פריפריית רפליקה במערכי זיכרון דינאמי

שם המנחה: רומן גולמן ואודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The gain-cell embedded DRAM (GC-eDRAM), which can be fabricated in standard digital process technologies, and benefits from low area, low power consumption, and two-ported functionality. However, as a dynamic memory, GC-eDRAM requires periodic refresh operations to ensure robust data retention. These refresh operations often require to put the entire system on hold, blocking the memory while it completes its refresh. The replica technique is a novel approach for monitoring the refresh operations.

תכולת הפרויקט:

Design and implement a replica peripheral that will help in tracking when memory row require refresh. They student will be required to implement novel design blocks and run various simulations to prove the suggested memories reliability.

קורסי קדם:

Digital Integrated Circuits (83-313)

דרישות נוספות:

Running Simulations in Virtuoso and layout.

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

237 Utilization of GC-eDRAM memories on chip

שימוש יעיל בזכרונות דינאמיים על גבי ציפ

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The recently fabricated LEO-I chip is equipped with on-board GC-eDRAM memory. In this project we want to utilize the special properties of the memory for implementing program level applications, proving the feasibility of using the GC-eDRAM in real world applications, and optimizing the algorithm for such memory usage.

תכולת הפרויקט:

The students will write programs in C language directly interfacing with RISC-V microprocessor and the GC-eDRAM memories. The programs have to be compliant with its unique properties and consider the retention time in the program level.

קורסי קדם:

  • Digital Integrated Circuits (83-313)

דרישות נוספות:

  • Running Verilog simulations

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

238 Design of innovative low power logic circuits in advanced technology

תכנון מעגלים דלי הספק חדשניים בטכנולוגיה מתקדמת

שם המנחה: ענבל סטנגר ואודם הראל
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

צריכת ההספק הינה פרמטר תכנון חשוב ואף קריטי באפליקציות IoT. תכנון מעגלים ספרתיים וזיכרונות אשר עובדים במצב תת-הולכה הינה אחת הדרכים הטובות להשגת צריכת אנרגיה אופטימלית. אך עבודה במתחים כה נמוכים יכולה לפגוע דרמטית בביצועי המעגל.

מטרת הפרויקט:

תכנון מעגלים חדשניים שעובדים במתחי אספקה נמוכים במיוחד אך שומרים על רמת הביצועים הנדרשת.

תכולת הפרויקט:

הפרויקט יתבצע בשיתוף פעולה הדוק עם חברת סטארטאפ ישראלית בתחום של תכנון מעגלים משולבים. בשלב הראשון יתבצע סקר ספרות העוסק במימושים שונים של מעגלים שונים. בחירת הארכיטקטורה המיטבית. תכנון המעגל לעבודה במצב תת-הולכה. לייאאוט ואנליזת פוסט-לייאאוט.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים
  • מעגלים משולבים ספרתיים

מקורות:

  1. S. Fisher, A. Teman, D. Vaysman, A. Gertsman, O. Yadid-Pecht and A. Fish, "Ultra-low power subthreshold flip-flop design," 2009 IEEE International Symposium on Circuits and Systems, 2009, pp. 1573-1576, doi: 10.1109/ISCAS.2009.5118070.

240 Configurable processing element for Systolic array

יחידת עיבוד קונפיגורבילית למערך סיסטולי

שם המנחה: אור מלטבשי
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

מערכים סיסטוליים הינם חלק דומיננטי בביצוע פעולת הקונבולוציה ברשתות ניורונים. מערכים אלו מבצעים את הפעולה באופן מקבילי. על מנת לאפשר למערך להיות גמיש ולהתאים אותו לסוגים וגדלים שונים של רשתות ושכבת שונות באותה הרשת יש צורך להפוך את המערך לקונפיגורבילי. המערך בנוי מיחידות עיבוד שאותן נדרש להתאים ולהפוך לקונפיגורביליות.

מטרת הפרויקט:

תכנון ומימוש ארכיטקטורה של יחידת עיבוד במערך סיסטולי ובניית מערך סיסטולי שלם עם יכולת לקנפג אותו ע"פ הצורך של הרשת.

תכולת הפרויקט:

סקר ספרות על מערכים סיסטוליים ויחידות עיבוד, תכנון ארכיטקטורה מתאימה ליחידת עיבוד קונפיגורבילית, מימוש יחידת העיבוד, מימוש מערך סיסטולי עם יחידה זו והשוואה של המערך למערך לא מתקנפג בהיבטי שטח, זמן והספק.

קורסי קדם:

מעגלי ומערכות VLSI דיגיטליים

דרישות נוספות:

קורס digital VLSI design בסימסטר א'

מקורות:

  1. Genc, Hasan, et al. "Gemmini: An agile systolic array generator enabling systematic evaluations of deep-learning architectures." arXiv preprint arXiv:1911.09925 (2019).
  2. Kung, Hsiang Tsung, and Charles E. Leiserson. Systolic Arrays for (VLSI). CARNEGIE-MELLON UNIV PITTSBURGH PA DEPT OF COMPUTER SCIENCE, 1978.

241 Design Instruction & Data Cache for a 7-Stage RISCV Core

תכנון זכרון מטמון למעבד ריסק 5

שם המנחה: פרופ' אדם תימן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

The idea of the project is to implement the L1 Data & Instruction Cache with 2 cycle latency for instruction fetch & "memory access" LOAD/STORE.
First cycle cache Lookup, second cycle data/instruction read/write.
The purpose of the project is not to be "innovative" - we will try and do it in the most "textbook" way.
From my experience, we will definitely come across problems that will need innovative solutions.

מטרת הפרויקט:

To build a RISC-V pipeline with cache

תכולת הפרויקט:

For this, we will need a 7 Stage RISCV core - for simplicity, we will design our own minimal core.
0 - Instruction Fetch (cache Lookup)
1 - Instruction Fetch (Read Instruction)
2 - Decode
3 - Execute
4 - Memory access (cache Lookup)
5 - Memory access (Read/Write Data)
6 - write back

קורסי קדם:

  • תכן לוגי
  • עקרונות תכנון מערכות דיגיטליות

דרישות נוספות:

  • ורילוג

מקורות:

  1. Patterson, Hennesy: Computer Architecture: A Quantitative Approach 5th Edition

243 Design and Simulation of Complex logic circuit based on DNA strand displacement

תכנון וסימולציה של מעגלים לוגיים מורכבים מבוססי דנ"א

שם המנחה: נעם רוקניאן
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

ניתן לממש מעגלי חישוב אשר מבוססים על האינטראקציה בין מולקולות DNA . יחד עם זאת תכנון מעגלים מורכבים יותר המבוססים על DNA דורש הבנה מעמיקה בתחום הביולוגיה המולקולרית יחד עם יכולות תכנון וסימולציה מתקדמות . בפרויקט זה אנו מציעים לבחון האם מתודולוגיה מתחום תכנון החומרה, אשר בה יוצרים מידול למעגל חישובי מסוים ע"פ איפיון הביצועים במצבים שונים ומוגדרים מראש, יכול לשמש ולהועיל גם בחישוב מבוסס DNA.

מטרת הפרויקט:

היכרות עם תחום החישוב מבוסס דנ"א. בנייה של מודל למעגל חישוב מבוסס דנ"א שיאפשר בחינה של מעגלי דנ"א מורכבים ברמת אבסטרקציה גבוהה יותר.

תכולת הפרויקט:

ביצוע סקר ספרות על חישוב מבוסס דנ"א. היכרות עם מעגלי seesaw (מצורף מאמר) ועם סימולטור DSD. הבנה של האתגרים בבניית מעגל חישובי מבוסס דנ"א. בניית מודל ראשוני עבור מספר שערים לוגיים בסיסיים וסימולציה בעזרת כלי סימולציה של תכנון מעגלים אלקטרוניים.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים
  • מעגלים משולבים ספרתיים

מקורות:

  1. A simple DNA gate motif for synthesizing large-scale circuits
  2. Scaling Up Digital Circuit Computation with DNA Strand Displacement Cascades

 

תאריך עדכון אחרון : 24/11/2021