פרויקטי גמר - הנדסת מחשבים - סייבר וחומרה תש"פ

201 Secure Computation with Minimal Disclosure

חישוב בטוח עם חשיפה מינימלית

שם המנחה: פרופ' כרמית חזאי

אחראי אקדמי: פרופ' כרמית חזאי

הרקע לפרויקט:

חישוב בטוח הינו כלי חשוב בקריפטוגרפיה המאפשר להריץ חישוב מבוזר על קלטים פרטיים, תוך שמירת תכונות חשובות כמו פרטיות ונכונות. בפרט, הפרוטוקול מבטיח ששום מידע פרט לפלט של החישוב לא ילמד, ושהפלט הנכון יחושב.

בפרויקט זה נתמקד בפרוטוקולים כלליים, כלומר פרוטוקולים המחשבים כל פונקציה בצורה בטוחה (כאשר הפונקציה מתוארת כמעגל בוליאני).

אחד הכלים הכי חשובים למימוש פרוטוקולים בטוחים הוא garbled circuits המאפשר לקמפל מעגל בוליאני למעגל חדש המסתיר את הערכים העוברים בחוטים הפנימיים.

מטרת הפרויקט:

מטרת הפרויקט היא ראשית לממש פרוטוקול חדש העושה שימוש בכלי הנ"ל ופותח לאחרונה במרכז הסייבר. לאחר המימוש יבוצעו סימלציות אשר יבדקו את הפרוטוקול על קבוצות שונות של שחקנים ומעגלים שונים, ברשת מקומית וברשת מרוחקת (באמצעות סימולציות בענן).

המטרה העיקרית היא להבין את היתרונות של הפרוטוקול החדש ולבדוק האם הוא אכן מהיר יותר מפרוטוקולים קיימים ועבור אילו סביבות עבודה.

תכולת בפרויקט:

שלבי הפרויקט יכילו:

  1. לימוד רקע תיאורטי על קריפטוגרפיה וחישוב בטוח
  2. מימוש בתוכנה של הפרוטוקול שילמד
  3. הגדרת הניסויים שירוצו וביצוע סימולציות בהתאם (אלו ישלבו סוגי מעגלים, מספר שחקנים וכו').

הפרויקט הינו שאפתני ומתאים לסטודנטים טובים ומשקיעים, ומאפשר ללמוד ולהיחשף לידע מאוד מבוקש מעולם הסייבר.

דרישות:

  • מבוא לקריפטוגרפיה
  • חישוב בטוח
  • קורסים ממדעי המחשב בהמלצה אישית.

מקורות:

Carmit Hazay and Yehuda Lindell. Efficient Secure Two-Party Protocols -- Techniques and Constructions. Springer-Verlag, 2010.

202 Technique for key generation using robust and tunable PUF

שיטה ליצירת מפתח סודי תוך שימוש ב PUF יציב ואמין

שם המנחה: יואב ויצמן

אחראי אקדמי: דר' אסנת קרן

הרקע לפרויקט:

Physically Unclonable Functions (PUFs) have gained substantial interest in enabling individual device authentication and key generation without physical storage, thus preventing existing attacks against memory-based key storage methods. However PUFs, response bits are partially unstable due to the effect of noise in marginally stable, thus design of a reliable PUF is a primary target. 

מטרת הפרויקט:

In this project we use a very robust SRAM based PUF that was developed in our lab and we build a system around this PUF to receive error correction capabilities that reduce the bit error rate to a negligible level. The project will include building an error correction code that is using the PUF response to generate helper data that is stored and allow the recovery of reliable PUF response.

תכולת בפרויקט:

The students will learn the PUF response and evaluate the error probability, they will design an error correction code that will evaluate the PUF response and generate the syndrom suitable for this response. They will implement the algorithm in CMOS including the control logic. They will evaluate the performance.

דרישות:

  • מבוא לתורת הצפינה
  • תכנון ספרתי
  • קורסים בחומרה בטוחה

מקורות:

https://people.csail.mit.edu/devadas/pubs/secure-robust-ecc-puf.pdf

203 Fault injection attacks on memory arrays and countermeasures

הזרקת כשלים למערכי זכרון וגילויים

שם המנחה: יואב ויצמן

אחראי אקדמי: דר' אסנת קרן

הרקע לפרויקט:

הפרוייקט עוסק בהגנה על מערכי זכרון מפני הזרקות כשלים זדוניות שמטרתן לשבש או לשנות את פעולת המערכת.

מטרת הפרויקט:

לפרוייקט שני חלקים.

  1. החלק הראשון יעסוק בבחינת שיטות התקפה דרך ערוצי צד
  2. החלק השני יעסוק בשיטות הגנה ברמת החומרה

תכולת בפרויקט:

במסגרת החלק הראשון יממושו שיטות שונות לשיבוש תוכן מערך זכרון המשמש לאחסון קוד ומידע, עבור כל שיטה יבנה מודל המתאר את השפעת הכשל על תוכן הזכרון מבחינת הקשר בין אופי השגיאות הנוצרות, מיקומן ומספרן והקורלציה (במידה וקיימת כזו) עם תוכן הזכרון עצמו.

במסגרת החלק השני של הפרוייקט תבחן אפקטיביות אמצעי הגנה שונים כנגד הזרקות כשלים ככלל, ובחינת יעילותם של קודים מכווני אבטחה בפרט.

דרישות:

  • Verilog
  • matlab
  • תכנון ספרתי
  • תכן לוגי
  • קורסים בחומרה בטוחה

מקורות:

  1. H. Rabii, Y. Neumeier, and O. Keren, “High rate robust codes with low implementation complexity,” IEEE Transactions on Dependable and Secure Computing, 2018.
  2. J. Da Rolt, A. Das, G. Di Natale, M.-L. Flottes, B. Rouzeyre, and I. Ver-bauwhede, “Test versus security: past and present, ” IEEE Transactions on Emerging topics in Computing, vol. 2, no. 1, pp. 50–62, 2014.

204  Hardware assisted Control Flow Integrity (CFI)

הגנה על מהלך וביצוע תקין של תוכנית הרצה על מעבד הנתון להתקפה זדונית

שם המנחה: גלעד דר

אחראי אקדמי: דר' אסנת קרן

הרקע לפרויקט:

הפרוייקט עוסק בהגנה על תוכנה הרצה על מעבד מפני התקפות זדוניות שמטרתן לשבש את מהלכה או לשנות אותה כדי לחלץ דרכה מידע סודי הנמצא במערכת.

מטרת הפרויקט:

במסגרת הפרוייקט תבחן האפשרות לוודא בזמן אמת, כלומר בזמן הרצת הקוד, שהפקודות המתבצעות הן אכן הפקודות המקוריות ולא פקודות שהוזרקו ע"י תוקף המכיר את הקוד ואת ארכיטקטורת המחשב.

הפרוייקט יתמקד בבחינת שיטות הגנה על פקודות הנמצאות בזכרון הראשי או ב cache. הפרוייקט לא יעסוק במנגנוני הגנה על פקודות הנמצאות בשלבי עיבוד ב- pipe .

תכולת בפרויקט:

במהלך הפרויקט הסטודנטים ירכשו ידע בנושא חומרה בטוחה ובקודים מכווני אבטחה.

החלק הראשון של הפרוייקט יעסוק בהתקפה על מעבד נתון ובחלק השני ימומשו פתרונות שונים לגילוי שיבוש בקוד ע"י הוספת יחידות חומרה הפועלות במקביל למעבד זה ואינן פוגעות בביצועיו. פתרונות אלו יבחנו הן מבחינת יעילותם והן מבחינת עלות מימושם בחומרה.
 

דרישות:

  • Verilog
  • matlab
  • מבנה מחשבים ספרתיים
  • שליטה בתכנות בשפה גבוהה ובשפת אסמבלר

מקורות:

  1. R. de Clercq and I. Verbauwhede, “A survey of hardware-based control flow integrity (CFI),” CoRR, vol. abs/1706.07257, 2017.
  2. A. Chaudhari, J. Park, and J. Abraham, “A framework for low overhead hardware based runtime control flow error detection and recovery,” in IEEE 31st VLSI Test Symposium (VTS), Berkeley, CA, pp. 1–5, IEEE, 2013.
  3.  D. Arora, S. Ravi, A. Raghunathan, and N. K. Jha, “Hardware assisted run-time onitoring for secure program execution on embedded processors,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 14, pp. 1295–1308, Dec 2006.
  4. K.J.Kulikowski, M.G.Karpovsky and A.Taubin, Robust Codes for Fault Attack Resistant Cryptographic Hardware , http://mark.bu.edu/papers/185.pdf
  5. R. Cramer, Y. Dodis, S. Fehr, C. Padr ´o, and D. Wichs, “Detection of algebraic manipulation with applications to robust secret sharing and fuzzy extractors,” in Annual International Conference on the Theory and Applications of Cryptographic Techniques, pp. 471–488, Springer, 2008.
  6. M. Werner, E. Wenger, and S. Mangard, “Protecting the controlflow of embedded processors against fault attacks,” inSmart CardResearch and Advanced Applications(N. Homma and M. Medwed,eds.), (Cham), pp. 161–176, Springer International Publishing,2016.

205  Physically Secured Authenticated-Encryption

מימוש הצפנה מאומתת בטוחה

שם המנחה:  לוי איתמר

אחראי אקדמי:  לוי איתמר

הרקע לפרויקט:

פרויקט זה מתמקד באבטחת המידע המעובד על ידי החומרה (ASICS, FPGAs, uCs). היום, פרט למנגנונים קריפטוגרפיים (סודיות, אימות וכו'..) קיימות שכבות הגנה נוספות לוגית/חומרתית כנגד חילוץ מידע מסווג שאגור/מעובד ברכיבים. האיומים שאנחנו מתגוננים בפניהם הם תקיפות הספק או אלקטרומגנטיות, ניצול אינפורמציה שזולגת ע"י החדרת כשלים, אי-אידיאליות של המערכות הממומשות וכו'. הרעיון הכללי של תקיפות אלו שעל ידי שימוש במידע ממדידות על הרכיבים ניתן לחלץ (למשל) מפתחות ההצפנה שמשמשים להצפנת המידע הסודי שמעובד ברכיבים. בפרויקט זה אנו נממש אלגוריתמים קריפטוגרפים חדשניים להצפנה מאומתת (Authenticated Encryption, AE) ונאבטח אותם חומרתית ע"י שילוב מנגנונים חדשניים עם מנגנונים ידועים.

מטרת הפרויקט:

ההישגיo המצופים הינם: למידה עמוקה של הבעיה ושיטות ההגנה הקיימות/מוצעות. שילוב מנגנוני הגנה פיסיקאליים/מתמטיים, ביצוע ניתוח סטטיסטי, ניתוח רמת הבטיחות.
לבסוף, פרויקט מוצלח יזכה לשלוח לייצור את הרכיבים ולפרסם עבודות בכתבי עת.

תכולת בפרויקט:

הפרויקט יכלול:

  • למידת הגנות ותקיפות פיסיקליות ומידול.
  • נשלב במימוש הגנות חומרתיות\אלגוריתמיות - למשל מיסוך (MASKING) בשיטות מתקדמות שטרם מומשו והגברת\אמולציה רעש פיסיקאלי. הגברת הרעש הפיסיקאלי מורידה את העלות של מימוש שיטות מיסוך באופן אקספוננציאלי (צריכת אנרגיה/ שטח ומהירות חישוב).
  • מידול סטטיסטי של ההגנות והמערכת.
  • שילוב באלגוריתמים קריפטוגרפים חדשניים (למשל AE) באופן יעיל.
  • אופציונלית כתלות בידע/זמן/מוטיבציה מימוש, ייצור ומדידה.

דרישות:

  • 83004 תכן חומרה בשפת VERILOG
  • 83253 תכן לוגי.

כלים נדרשים שילמדו תוך כדי הפרויקט אם אין ידע קודם:

  • 83452 שיטות תכנון מעגלים בטוחים
  • 83458 מבוא לקרפיטוגרפיה
  • 83612 מעגלי ומערכות VLSI דיגיטליים
  • 83625 התקפות על מערכות חומרה.
  • עבודה עם כלי Synthesis tools .
  • עבודה אופציונלית בכלי Innovus Cadence .

מקורות:

  1. Ishai, Yuval, Amit Sahai, and David Wagner. "Private circuits: Securing hardware against probing attacks." Annual International Cryptology Conference. Springer, Berlin, Heidelberg, 2003.
  2. Levi, Itamar, Davide Bellizia, and François-Xavier Standaert. "Reducing a Masked Implementation’s Effective Security Order with Setup Manipulations." IACR Transactions on Cryptographic Hardware and Embedded Systems (2019): 293-317.

206  Low-Cost Authenticated-Encryption

הצפנה מאומתת בעלות נמוכה

שם המנחה:  לוי איתמר

אחראי אקדמי:  לוי איתמר

הרקע לפרויקט:

פרויקט זה מתמקד במימוש יעיל של אלגוריתמים קריפטוגרפיים מתקדמים בחומרה. אנו נממש אלגוריתמים קריפטוגרפיים חדשניים להצפנה מאומתת (Authenticated Encryption, AE) מתחרות NIST האחרונה עבור פלטפורמות FPGA \ או ASICs. ספציפית נתמקד באלגורתמי LS/XLS. אלגוריתמים אלו בעלי פוטנציאל אדיר למימוש יעיל בחומרה מבחינת משאבי אנרגיה, מהירות ושטח (למשל עבור אפליקציות IoT).

מטרת הפרויקט:

ההישגים המצופים הינם: למידה עמוקה של האלגוריתמים. הבנה של פלטפורמות המימוש השונות והכלת טכניקות מימוש מתקדמות לשיפור ביצועים/יעילות.
לבסוף, פרויקט מוצלח יזכה לשלוח לייצור את הרכיבים ולפרסם עבודות בכתבי עת.

תכולת בפרויקט:

הפרויקט יכלול:

  • למידת בסיס של אלגוריתמי AE.
  • מימוש חומרתי של סט אלגוריתמים קריפטוגרפיים חדשניים (AE) באופן יעיל.
  • שיפור ביצועים.
  • השוואה בין המתחרים הארונים של תחרות NIST עבור AE
  • (אופציונית) ייצור / מימוש ומדידות.
  • הבאת הפרויקט לרמת בשלות המתאימה לפרסום בכתב עת .

דרישות:

  • 83004 תכן חומרה בשפת VERILOG
  • 83253 תכן לוגי.
  • 83612 מעגלי ומערכות VLSI דיגיטליים

כלים נדרשים שילמדו תוך כדי הפרויקט אם אין ידע קודם:

  • 83458 מבוא לקרפיטוגרפיה
  • עבודה אופציונלית בכלי (EDI) Cadence Encounter .
  • שימוש בכלי Synthesis
  • שימוש בכלי תכנון למשל Cadence Innovus
  • עבודה עם FPGAs

מקורות:

  1. Journault, Anthony, François-Xavier Standaert, and Kerem Varici. "Improving the security and efficiency of block ciphers based on LS-designs." Designs, Codes and Cryptography82.1-2 (2017): 495-509.
  2. CAESAR: Competition for Authenticated Encryption: Security, Applicability, and Robustness, Available online: https://competitions.cr.yp.to/caesar.html
  3. NIST Lightweight Cryptography (LWC) Standardization, Available Online: : https://csrc.nist.gov/News/2019/lightweight-cryptography-round-1-candidates
     

207  Efficient (and Compensated) True Random Generators for IoT

יצרנים רנדומיים יעילים מבוקרים עבור IoT

שם המנחה:  לוי איתמר

אחראי אקדמי:  לוי איתמר

הרקע לפרויקט:

פרויקט זה מתמקד במימוש יעיל של יצרנים רנדומיים פיסיקאליים עבור אפליקציות שדורשות תפוקה רנדומית גדולה בעלות אנרגטית נמוכה. בימינו, לאבטחת המידע המעובד על ידי חומרה (ASICS, FPGAs, uCs), ובנוסף לצורך של מנגנונים קריפטוגרפים סטנדרטיים (סודיות, אימות וכו'..) קיים צורך להגן על המימוש החומרתי של המערכת כנגד חילוץ מידע מסווג שאגור/מעובד ברכיבים. כל צרכים אלו וההגנות המדוברות (על מגוון הספקטרום) דורשות תפוקת ביטים רנדומיים גדולה מאוד בעלות נמוכה. בפרויקט זה אנו נממש יצרנים רנדומיים המסתמכים על עקרונות פיסיקליים, נמדל אותם, נבחן אותם במקרי קצה שונים, נממש מנגנוני פיצוי למקרי קצה אלו ובתקווה נבחן על פלטפורמת FPGA ונייצרם בטכנולוגיית ASICs (שניהם רלוונטיים מאוד לעולם הרכיבים ולאפליקציות IoT וכו'). המטריקות שנשתמש בהם הם אנטרופיה מינימאלית, תפוקה עלות אנרגטית לביט וכו'.

מטרת הפרויקט:

ההישגיo המצופים הינם: למידה עמוקה של הבעיה והשיטות המוצעות. שיפור המנגנונים הפיסיקאליים והמידול המתמטי, ביצוע ניתוח סטטיסטי, ניתוח רמת הבטיחות ויכולת החדרת הכשלים. מימוש מנגנוני פיצוי.
לבסוף, פרויקט מוצלח יזכה לשלוח לייצור את הרכיבים ולפרסם עבודות בכתבי עת.

תכולת בפרויקט:

  • למידת מנגנונים קיימים.
  • מימוש מנגנונים משופרים.
  • מימוש לוגיקת פיצוי.
  • (אופציונלית) ייצור הרכיבים.
  • מדידת ביצועים (אם לא יוצר על פלטפורמת FPGA).
  • ביצוע ניתוח סטטיסטי.
  • לבסוף, פרויקט מוצלח יזכה לייצור את הרכיבים ולפרסם עבודות בכתבי עת.

דרישות:

  • 83004 תכן חומרה בשפת VERILOG
  • 83253 תכן לוגי.

כלים נדרשים שילמדו תוך כדי הפרויקט אם אין ידע קודם:

  • כלים בסיסיים מתורת האינפורמציה
  • 83452 שיטות תכנון מעגלים בטוחים
  • 83458 מבוא לקרפיטוגרפיה
  • 83612 מעגלי ומערכות VLSI דיגיטליים
  • 83625 התקפות על מערכות חומרה.
  • שימוש בכלי סינטזה
  • עבודה אופציונלית בכלי מימוש לדוגמא Innovus Cadence

מקורות:

  1. Yang, Bohan, et al. "ES-TRNG: A High-throughput, Low-area True Random Number Generator based on Edge Sampling." IACR Transactions on Cryptographic Hardware and Embedded Systems (2018): 267-292.
  2. Berk Sunar, William J Martin, and Douglas R Stinson. A provably secure true random number generator with built-in tolerance to active attacks. IEEE Transactions on computers, 56(1):109–119, 2007.
  3. Knut Wold and Slobodan Petrovic. Behavioral model of trng based on oscillator
    rings implemented in fpga. In 14th IEEE International Symposium on Design
    and Diagnostics of Electronic Circuits and Systems, pages 163–166. IEEE,
    2011.
     

208 Solving matchbox riddles using formal verification

פתרון חידות גפרורים בשיטות אימות פורמלי

שם המנחה: דר' הלל קוגלר
אחראי/ת אקדמי/ת: דר' הלל קוגלר

הרקע לפרויקט:

בפרויקט נבדוק חידות גפרורים אשר במבט ראשון נראה שפתרונן דורש חשיבה יצירתית, קיימים תתי סוגים של בעיות אשר ניתנות לפתרון באופן אלגוריתמי בעזרת תוכניות מחשב, למשל בכלים של אימות פורמלי.

מטרת הפרויקט:

עבור משפחות של חידות נבדוק היתכנות ונפתח שיטות של פתרון אלגוריתמי. הפרויקט יכלול גם פיתוח ממשק גרפי להצגה של החידות ודרכי הפתרון. נבדוק גם שיטות ליצור אוטומטי של חידות חדשות.

תכולת הפרויקט:

לימוד רקע תאורטי ושימוש בכלים של אימות פורמלי.

פיתוח ממשק גרפי להצגה של החידות ודרכי הפתרון.

פיתוח וממוש של שיטות של פתרון אלגוריתמי לחידות.

קורסי קדם:

83691 Formal Verification and Synthesis (במקביל לפרויקט)

מקורות:

  1. Manna, Zohar, and Amir Pnueli. "Temporal verification of reactive systems: safety." Springer (1995).
  2. Federico Chesani, Paola Mello, Michela Milano. Solving Mathematical Puzzles: A Challenging Competition for AI. Association for the Advancement of Artificial Intelligence, 2017.
  3. http://matchstickpuzzles.blogspot.co.il/

פרויקטים נוספים מומלצים

102 2-Party computation resilient to an unknown amount of errors

חישוב מבוזר (2 מחשבים) עמיד לכמות לא ידועה מראש של שגיאות

שם המנחה: דר' רן גלס

אחראי אקדמי: דר' רן גלס 

הרקע לפרויקט:

פרוטוקולי תקשורת אינטראקטיביים מאפשרים לשני מחשבים (או יותר) לבצע חישוב מבוזר מעל רשת תקשורת. לעיתים, קווי התקשורת גורמים להפרעות במידע הנקלט ומשבשים את החישוב.

קידוד אינטראקטיבי מאפשר למחשבים לבצע חישובים מבוזרים גם כאשר ערוץ התקשורת ביניהם רועש. קידודים שונים נמדדים בפרמטרים שונים כגון:

  • קצב הקוד (כלומר, כמה יתירות הקידוד מוסיף ע״מ להתגבר על שגיאות) 
  • עמידות הקוד (כלומר, עם כמה שגיאות ניתן להתמודד) 
  • הסתברות ההצלחה 
  • ויעלות החישוב (כלומר, כמה זמן לוקח החישוב).

מטרת הפרויקט:

מרבית סכמות הקידוד חייבות ״לדעת״ מראש מה כמות השגיאות הצפויה, ובהתאם, הן מוסיפות כמות מסוימת של יתירות שבעזרתה מתגברים על הרעש. אבל, אם כמות השגיאות יותר גדולה מהצפוי – החישוב יכשל.

מטרת פרויקט זה היא לממש סכמת קידוד אינטראקטיביות המיועדת לעבוד עם כמות שגיאות שאינה ידועה מראש. ״אורך״ החישוב משתנה בצורה אדפטיבית בהתאם לכמות השגיאות שהיו בפועל עד לסיום החישוב בצורה מוצלחת.

תכולת בפרויקט:

שלבי הפרויקט יכילו:

  1. לימוד רקע תיאורטי על קידוד פרוטוקולים אינטראקטיביים
  2. מימוש בתוכנה של סכמת קידוד תקשורת אינטראקטיבית מתקדמת
  3. ביצוע סימולציית רעש ומדידת איכות הקידוד המתקבל (הסתברות הצלחה, אורך החישוב כפונקציה של כמות השגיאות, וכו׳)

המימוש יבוצע בשפה עילית כלשהי (C, ג׳אווה, פייתון וכו׳) על גבי מחשב יחיד שידמה את שני המחשבים המתקשרים ואת ערוץ התקשורת ביניהם.

דרישות:

  • מבוא לתורת הצפינה (נדרש במקביל)
  • נושאים מתקדמים בפרוטוקולים אינטראקטיביים (לא חובה אבל יתרון)

מקורות:

  1. Varsha Dani, Thomas P. Hayes, Mahnush Movahedi, Jared Saia, Maxwell Young. (2018) “Interactive communication with unknown noise rate”. Inf. Comput. 261(Part): 464-486 https://doi.org/10.1016/j.ic.2018.02.018
  2. Ran Gelles, Siddharth Iyer. (2018) “Interactive coding resilient to an unknown number of erasures”. https://arxiv.org/abs/1811.02527 
  3. R. Gelles. (2017) “Coding for Interactive Communication: A Survey.” Foundations and Trends in Theoretical Computer Science, .http://www.eng.biu.ac.il/~gellesr/survey.pdf 

103 Web-based system for learning assembly language. Part I: The Backend

מערכת web ללימוד תכנות בשפת סף. חלק א: Backend

שם המנחה: דר' רן גלס

אחראי אקדמי: דר' רן גלס 

 

הרקע לפרויקט:

יכולת תכנות הפכה לאחת המיומנות הנדרשות ביותר במאה ה-21. אנשים רבים ברחבי העולם (לרבות העולם השלישי) מבקשים ללמוד יכולת זו ולהשתלב בפיתוח תוכנה ובתעשייה העילית (ההי-טק). כמענה לצורך זה, גופים רבים מקימים אתרי web חופשיים ללימוד יכולות תכנות, דוגמת code-academy, edX, Udacity, Coursera וכיו״ב. אתרים אלו מציעים קורסי לימוד מקוונים עבור שפות תכנות עילית כגון פייתון , C או ג׳אווה.

למרות ריבוי האתרים ללימוד שפות עיליות, לימוד שפות סף ותכנות למערכות embedded כמעט ואינו קיים. זאת למרות ביקוש גבוה בתעשייה למפתחי embedded .

מטרת הפרויקט:

בפרויקט זה נבנה אתר דוגמת HackerRank (ראו מקור [1]) שיציע לימוד תכנות בשפת סף ו-Embedded.

האתר יאפשר למשתמש להירשם ויציע לו ״תרגילים״ ללימוד שפת סף כאשר כל תרגיל בנושא אחר (למשל: שגרות, פסיקות, פעולות חשבוניות).

בכל תרגיל, המשתמש יקבל משימה ויידרש לכתוב קוד בתוך חלונית. הקוד שיוגש ע״י המשתמש ייבדק ע״י המערכת אל מול קלטים/פלטים חסויים והציון של המשתמש ייקבע לפי ביצועי הקוד.

תכולת בפרויקט:

בחלק א׳ של הפרויקט יבנה ה-backend של המערכת: הסטודנטים יידרשו לתכנן ״מערכת בדיקה״ שמקבלת קוד אסמבלר, מריצה אותו על קלטים ידועים, ומדרגת את ביצועיו.

כזכור, המשתמש במערכת (שאינו מנוסה בכתיבת קוד) כותב את קוד שפת הסף שהמערכת בודקת. על כן המערכת נדרשת להתמודד עם קוד שגוי, קוד לא תקין (לא מתקמפל), קוד ש״נתקע״, וקוד זדוני. מערכת הבדיקה נדרשת להריץ את הקוד ב״סביבה בטוחה״ שלא תפגע בפעולה השוטפת של השרת עליה המערכת רצה. ככל הנראה יידרש לבנות אמלוטור מתאים לשפת סף או להשתמש בקוד C של האמולטור DosBOX [2] ולפתח את המערכת מעליו

המימוש יבוצע בשפה עילית כלשהי (C, פייתון וכו׳) מעל שרת מבוסס UNIX או לינוקס.
הפרוייקט הינו פרוייקט תכנותי רחב ומצריך הבנה עמוקה בשפת סף ופעולת מערכות embedded.

שימו לב: לפרויקט יש חלק ב׳ (frontend development) שיבוצע ע״י זוג אחר. הפרויקטים הינם נפרדים באופן עקרוני אבל ניתן גם לשלב פעולה בין הצוותים (במידה ששני הצוותים מתקדמים באותו קצב).

דרישות מוקדמות:

  • מיקרומעבדים ושפת אסמבלר
  • מערכות הפעלה
  • מבנה מחשבים.
  • מתאים במיוחד למסלול סייבר
  • ניסיון תכנות low-level מהווה יתרון.

מקורות:

  1. https://www.hackerrank.com
  2. https://sourceforge.net/projects/dosbox/files/dosbox/
  3. Barry Brey, “Intel Microprocessors”

501  Logic Embedding in Sequential Elements

שיבוץ לוגיקה באלמנטים סדרתיים

שם המנחה: Daniel Vana

אחראי אקדמי: Adam Teman

הרקע לפרויקט:

The continual push for higher clock rates and higher performance has led microprocessor designers in recent years to build superpipelined machines with multiple functional units that can execute operations concurrently. High clock rates in these machines are often achieved with fine granularity pipelining, for which there are relatively few levels of logic per pipeline stage. One direct consequence of this design trend is that the pipeline overhead is becoming more significant. This pipeline overhead is primarily due to the latency of the flip-flop or latch used and the clock skew of the system. While the clock skew varies and in some cases can be used constructively (e.g., routing the clock in the same direction of the data), the latency of the flip-flops cannot be hidden.

Another consequence of the aforementioned trend is that the number of flip-flops in the system has increased dramatically. From a few thousand flip-flops in early designs, several tens of thousands of flip-flops is not an uncommon number in current designs. Clearly, an efficient flip-flop design, where the tradeoffs among speed, area, and power are well balanced, with logic embedded, is of fundamental importance.

מטרת הפרויקט:

Suggesting an improvement in prior art methodology of logic embedding into sequential elements or improved logic-embedded sequential elements.

Performing circuit-level electrical simulations, and demonstrating its benefits via a case study.

תכולת בפרויקט:

The project involves studying one prior-art methodology of logic embedding or a logic-embedded sequential element, suggesting an improvement, performing circuit-level electrical simulations, and if time permits, taping it out.

דרישות:

  • 83308 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 83313 מעגלים משולבים ספרתיים.

מקורות:

https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=760383

502 Efficient Multiplication Accelerators for RISC-V

תכנון מאיצי מכפלים יעילים לRISC-V

שם המנחה: Or Maltabashi

אחראי אקדמי: Adam Teman

הרקע לפרויקט:

RISC-V (pronounced "risk-five") is an open-source hardware instruction set architecture (ISA) based on established reduced instruction set computer (RISC) principles.

Multiplication is one of the key operations among DSP applications such as neural networks, communication etc.

מטרת הפרויקט:

מטרת הפרוייקט הינה לתכנן חומרה ייעודית מבוססת פעולות הכפלה מואצות אשר תשולב בארכיטקטורת הRISC-V ותאפשר לבצע פעולות אריתמטיות נפוצות מתחום הneural networks והDSP.

תכולת בפרויקט:

הסטודנטים יתכננו מאיצי פעולת הכפלה אשר יתאימו לRISC-V וישלבו אותם בארכיטקטורת המעבד.

מאיצים אלו יבצעו את פעולות ההכפלה הנפוצות בתחומי הDSP והNeural networks ויציגו את יעילות המימוש שלהם בהיבטי הספק, מהירות ושטח.

דרישות:

  • 83612 מעגלי ומערכות VLSI דיגיטליים

מקורות:

https://riscv.org/

503  Efficient Hardware for Artificial Intelligence (AI) applications

חומרה יעילה וייעודית לאפליקציות של בינה מלאכותית

שם המנחה: Or Maltabashi

אחראי אקדמי: Adam Teman

 

הרקע לפרויקט:

In computer science, artificial intelligence (AI), sometimes called machine intelligence, is intelligence demonstrated by machines.

Artificial intelligence (AI) is one of the hot topics over the world.

In order to support the technological progress in this area, it is necessary to design dedicated hardware that will address performance and power aspects.

מטרת הפרויקט:

מטרת הפרוייקט הינה לקחת מעגלים נפוצים מתחום הAI ולשפר אותם הן בארכיטקטורה שלהם והן באופן המימוש הפיזי שלהם על מנת להביא לאופטימיזציה את הביצועים וההספק הנצרך.

תכולת בפרויקט:

הסטודנטים ילמדו על הבלוקים החומרתיים המרכזיים של הAI.

הסטודנטים יחשבו על שיטות לשיפור הארכיטקטורה הקיימת וכן יעלו רעיונות לארכיטקטורות חדשות למימושים השונים בתחום.

דרישות:

  • 83612 מעגלי ומערכות VLSI דיגיטליים

מקורות:

ניתן לקרוא על AI hardware בגוגל

504  Controlled Placement of Pipelined Dot-Product

מימוש פיזי נשלט של סכום מכפלות מצונרר

שם המנחה: Or Maltabashi

אחראי אקדמי: Adam Teman

 

הרקע לפרויקט:

Many applications, such as digital-signal processing algorithms and machine learning accelerators, extensively use Dot-Product (DP) calculations to carry out their computations.

The physically placement of these macros is done using automatic EDA tool .

The algorithms of each step in the EDA tool are written for generic random logic and do not take into account the distinctive structures of specific designs.

Therefore, significant room for optimization is left in terms of area, power consumption, tool run-time, and in some cases, even timing.

מטרת הפרויקט:

מטרת הפרוייקט הינה לתכנן ולכתוב אלגוריתם אוטומטי אשר יבצע את מיקום התאים של הDot-Product בצורה יעילה ואופטימלית תוך התחשבות בחיווט סיגנל השעון של הPipeline.

כמו כן, הוצאת תוצאות השוואתיות בין השימוש באלגוריתם לבין השימוש בכלי האוטומטי הקיים היום למדידת השיפור.

תכולת בפרויקט:

  • הסטודנטים יילמדו על מבנה הDot-Product והPipeline שלו.
  • הסטודנטים יילמדו את הflow האוטומטי של הכלים
  • הסטודנטים יתכננו וייכתבו אלגוריתם למימוש הפיזי של המאקרו.
  • הסטודנטים ייבצעו סימולציות השוואתיות למדידת השיפור עם ובלי האלגוריתם.

דרישות:

  • מעגלי ומערכות VLSI דיגטליים

מקורות:

ניתן לקרוא על dot-product ,wallace tree בגוגל.

בנוסף ניתן לקרוא על vlsi standard design flow להבנת הflow האוטומטי

508  Guided Physical Implementation of Cordic rotation Unit

מימוש פיזי נשלט של יחידת חישוב קואורדינטות מבוססת תאים סטנדרטיים

שם המנחה: חנן מרינברג

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

CORDIC is an iterative algorithm for calculating trig functions including sine, cosine, magnitude and phase. It is particularly suited to hardware implementations because it does not require any multiplies.

מטרת הפרויקט:

בפרוייקט נממש יחידת Cordic יחודית אשר עבורה נפתח אלגוריתמי place and route חדשים אשר ישפרו משמעותית את היחידה בהיבטי מהירות, הספק ושטח אשר לא מושגים בשימוש בכלים האוטומטיים. במטרה להשתלב ביישום פיזי של ארכיטקטורת מעבד ה RISC-V המתפתחת במעבדות ננו בבר אילן.

תכולת בפרויקט:

בפרוייקט תצטרכו ללמוד היטב את מבנה היחידה, לעבוד על האלגוריתמים לפיתוח, לפתח ארכיטקטורת חומרה מתאימה, וליישמה. להשתמש בכלי CAD מתקדמים בעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

דרישות:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

מקורות:

https://en.wikipedia.org/wiki/CORDIC

509  Design and implementation of a bit cell for controlled placement Multi-Ported Standard Cell Memories

תכנון ויישום תא זיכרון מורכב עבור ארכיטקטורת זיכרון מרובה גישות מונחה מיקום

שם המנחה: חנן מרינברג

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

זיכרונות הינן אבן הבניין המרכזי בשבבים אלקטרוניים כיום וממומשים במגוון טכנולוגיות עבור צרכים שונים. בפרויקט זה, נתמקד בזיכרונות מרובי גישות הממומשים באמצעות תאים סטנדרטיים.

מטרת הפרויקט:

בפרויקט נפתח יחידת זיכרון מורכבת ייחודית, המותאמת לבניית זיכרונות אלה. הפרוייקט יכלול חשיבה ותכנון של יחידה המכילה יחידת זיכרון, לוגיקה למספר פורטים לקריאה ולוגיקה למספר פורטים לכתיבה.

תכולת בפרויקט:

בפרויקט תצטרכו לתכנן את מבנה היחידה, וליישמה. במטרה לשלב בארכיטקטורת זיכרון מרובה גישות המשתמשת בכלי CAD מתקדמים ובעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

דרישות:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

מקורות:

Teman, et al. "Power, Area, and Performance Optimization of Standard Cell Memory Arrays Through Controlled Placement"

515  Clock domain crossing synchronization

סנכרון בין שעונים

שם המנחה: צחי נוי

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

מערכות סינכרוניות מתבוססות על שעון בתדר יחיד המפעיל את כל חלקי המערכת במערכות מרובות שעונים יש צורך במנגנונים מיוחדים על מנת להעביר מידע בין האזורים השונים בצורה אמינה.

מטרת הפרויקט:

פיתוח מתודלוגיית סנכרון, מתכנון מעגל ועד סימולציות high level

תכולת בפרויקט:

לימוד הרקע, סקר ספרות, לימוד/פיתוח כלים מתמטיים לתיאור מעגל הסנכרון. תכנון סימולציה וניתוח התוצאות של המעגל המוצע.

דרישות:

  • תכן לוגי
  • מעגלים ספרתיים
  • משולבים

מקורות:

http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf

516  elongating Data Retention Time in dynamic memories

שיפור זמן שימור מידע בזכרונות דינמיים

שם המנחה: צחי נוי

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

אחד החסרונות של זכרונות דינמיים הוא הצורך ברענון המידע. השיטה הקלאסית לרענון נחשבת פסימיסטית ובזבזנית. בפרויקט נחפש דרכים לשפר את זמן הרענון מבלי לפגוע באמינות

מטרת הפרויקט:

יישום שיטה לשיפור זמן שימור המידע בזכרון דינאמי

תכולת בפרויקט:

לימוד הרקע, סקר ספרות, סימולציות וניתוח הזליגות והגורמים להן, הצעת דרך להקטין הזליגות או לחילופין לשערך אותן בצורה יותר מדויקת, ולבסוף תכנון זכרון עם זמן שימור ארוך יותר

דרישות:

  • מעגלים ספרתיים
  • משולבים

מקורות:

BOOK: Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip By Pascal Meinerzhagen, et al.

517  Advanced peripheral circuits and techniques for GC-eDRAM

תכנון מנגנוני פריפריה מתקדמים לזיכרונות דינאמיים

שם המנחה: רומן גולמן

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a dynamic storage technology that presents an alternative to standard SRAM for various applications. In this project, novel circuit techniques will be developed for GC-eDRAM based memories to improve performance, power, and area (PPA) costs.

מטרת הפרויקט:

The project outcome is a novel technique for improving the GC-eDRAM technology

תכולת בפרויקט:

This work will include the investigation of sophisticated refresh schemes, advanced write-back techniques, and others. This research project will include Virtuoso based simulation in advanced CMOS nodes

דרישות:

  • מעגלים משולבים ספרתיים 83-313
  • The project will include Virtuoso simulations and possibly layout, digital (Verilog) design and other chip design skills.

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

518  Improving data integrity in embedded memories by applying algorithmic/statistical methods

שיפור שימור מידע בזכרונות מוטמעים בשילוב שיטות אלגוריתמיות/סטטיסטיות

שם המנחה: רומן גולמן

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The project is a research project with both theoretical and implementation components, intended for both Electrical and Computer Engineering students.

תכולת בפרויקט:

In this project, the students will model the probability of cell failures and explore the possibilities of improving the DRT through algorithmic approaches mixed with circuit design techniques.

דרישות:

  • מעגלים משולבים ספרתיים 83-313
  • The work will include Matlab, and probably Verilog/Virtuoso components.

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5

521 In-memory computing using GC-eDRAM

ביצוע פעולות חישוביות בזמן קריאת זיכרון דינאמי

שם המנחה: רומן גולמן

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The unique features of the GC-eDRAM memories, require specialized memory block design, but also an opening for implementing in-memory logical computations with very little overhead. For example readout of an logical "NOR" function result for two adjacent memory rows can be performed in such a memory with very little overhead. In this project we aim to design a GC-eDRAM memory that will allow to perform various logical computation with data stored in the memory.

תכולת בפרויקט:

The students will participate in a development of unique memory design and architecture. They will be required to suggest and implement novel ideas in memory design and run various simulations to prove the suggested memories reliability.

דרישות:

  • Digital Integrated Circuits (83-313)

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

522  Qunatum error correction codes

קודים לתיקון שגיאות למחשוב קוואנטי

שם המנחה: יונתן שושן

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

מחשוב קוואנטי מסתמך על מניפולציות של המצב הקוואנטי (לדוג' ספין אלקטרוני) של התקני qubit. מניפולציות אלה רגישות להפרעות מבחוץ ולכן נדרשת תשתית לתיקון שגיאות.

מטרת הפרויקט:

בפרויקט זה הסטודנטים ילמדו רקע תיאורטי על קודים קיימים לתיקון שגיאות ויתכננו מעגלים לוגיים המממשים קודים אלה.

תכולת בפרויקט:

ביצוע סקר ספרות בנושא קודים לתיקון שגיאות במעגלים קוונטיים (qecc). תכנון ומימוש מעגלים לוגיים מתאימים. ביצוע ניתוח ומדידות של המעגלים ובחינת חלופות לשיפור בגמישות התכנון וצריכת ההספק.

דרישות:

  • מבוא למחשוב קוונטי

מקורות:

  1. A Heterogeneous Quantum Computer Architecture, Charbon E. et al. 
  2. A. R. Calderbank and P. W. Shor. Good quantum error-correcting codes exist. Phys. Rev. A, 54(2):1098, 1996.

523  Advanced Pipeline VLSI implementation

מימוש VLSI מתקדם של מערכת מצונרת

שם המנחה: Udi Kra

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

טכניקת צינור PIPELINE מיושמת על מנת להגיע לתפוקה מקסימלית של מערכות VLSI ונפוצה במימושים סיפרתיים רבים דוגמת מעבדים, אלא שלטכניקה זו עלות גבוהה בשטח סיליקון בצריכת הספק ומורכבות רשת השעונים המציבים אתגר בפיתוח וממימוש מערכות יעילות.

מטרת הפרויקט:

הגדרת מתודולוגיות PIPELINE מתקדמת, יישום המתודולוגיה על אבן בניין מרכזי של מעבד , פיתוח כל המרכיבים הנלווים על מנת לאפשר שימוש בתוצר הפרויקט בסביבת פיתוח סטנדרטית הכוללת מודל VERILOG , תהליך סינטזה, ותשתית ורפיקציה.

תכולת בפרויקט:

חקירת מתודולוגיות PIPELINE מתקדמות המאפשרות יחס תפוקה/עלות אופטימלי ויישום המתודולוגיה על אבני בניין של מערכת עיבוד, מדידה והשוואת ביצועי התכנון לעומת מימושים נפוצים.

דרישות:

  • (83-313)

מקורות:

ימסר בהמשך

524  CMOS Image Sensor with Wide Dynamic Range

חיישן תמונה עם טווח דינאמי רחב

שם המנחה: Matan Assaf

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

The project will deal with CMOS Image Sensors and more specifically, their wide dynamic range capabilities
It requiers good basic knowladge in Image Sensors, different wide dyanmic range schemes, and good analog and digital design knowladge

מטרת הפרויקט:

Design and fabrication of a CMOS Image Sensor with wide dynamic range capabilities

תכולת בפרויקט:

The student will work in a Virtuoso environment with the schematic and layout tools, and will help design the necessary blocks for the Image Sensor (such as ADC, readout chain, controller, pixel, etc.)

דרישות:

  • Semiconductor fundamentals (83243)
  • Semiconductor devices (83314)
  • VLSI Circuits and Systems (83612)
  • Digital Integrated Circuits (83313)

מקורות:

https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=6865061

528  Compact Random Number Generator

מחולל מספרים אקראיים קומפקטי

שם המנחה: ‫ דוד צוקר זביב‬‎

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

Encryption algorithms implemented on chips are vulnerable to power analysis attacks, where by measuring the power consumption of the circuit, the secret key can be extracted.

Many countermeasures against these attacks requires random numbers in order to work. As such, the main requirement from the random number generator (RNG) is to be robust against attacks.

However, the "level of randomness" (entropy) of the RNG is not a hard requirement.

מטרת הפרויקט:

The purpose of this project is to design novel RNG on the circuit level that is compact, distributed and have high entropy.

תכולת בפרויקט:

Iterative process of circuit design, simulations, layout, place&route, post-layout simulations and so on.

Additionally, the solution can be prototyped on an FPGA and measured with a working countermeasure.

Depending on the progress of the students, they can implement it on a real chip and publish a paper.

דרישות:

  • מעגלים אלקטרוניים ספרתיים
  • אלקטרוניקה לינארית
  • התקפות על מערכות חומרה

מקורות:

https://ieeexplore.ieee.org/document/8605708

529  Secured Memory

זכרון מוגן

שם המנחה: ‫ דוד צוקר זביב‬‎

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

Cache memories are used in every digital system. Often, the memory holds sensitive information. Recent research show that conventional memories such as 6T SRAM leak information through the power supply, i.e. their content can be recovered by measuring the power supply of the chip.

מטרת הפרויקט:

The purpose of this project is to research the data leakage paths and to come up with new memory circuits that can reduce it.

תכולת בפרויקט:

Research, circuit design, standard digital flow.

דרישות:

  • מעגלים אלקטרוניים ספרתיים
  • מעגלים משולבים ספרתיים
  • התקפות על מערכות חומרה

מקורות:

  1. https://ieeexplore.ieee.org/document/8640163
  2. https://ieeexplore.ieee.org/document/8572791

530  Advanced Topics in Hardware Security Countermeasures

נושאים מתקדמים בהגנות על מערכות חומרה

שם המנחה: ‫ דוד צוקר זביב‬‎

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

All encryption algorithms are implemented on a silicon die in the physical world. While the algorithm is mathematically secure, there are "side channels" the open through the physical properties of the chip. Side channels can be the power consumption, and EM radiation. By measuring the power consumption of a security chip, the secret information can be recovered.

מטרת הפרויקט:

The purpose of this project is to explore advanced topics in the field of power analysis attacks and countermeasures, mainly masking countermeasures and high order attacks.

תכולת בפרויקט:

Research of mathematical advanced mathematics concepts. Implementation of countermeasures on FPGA and running measurements in the lab.

דרישות:

  • מעגלים אלקטרוניים ספרתיים
  • התקפות על מערכות חומרה

מקורות:

https://link.springer.com/content/pdf/10.1007/978-3-642-20465-4_6.pdf

531 Physically guided digital design

תכן לוגי מונחה מימוש פיזיקלי

שם המנחה: ‫ צחי נוי‬‎

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

מחקרים רבים מראים שכלי המיקום והחיווט האוטומטיים מגיעים לתוצאות סאב-אופטימליות. למעשה, במקרים רבים ההיוריסטיקות שבנויות לתוך הכלים עלולות להביא למצב שהכלי אינו מצליח לפתור את הבעיה כלל. ביכולתו של המתכנן המכיר את המבנה, לכוון את הכלים למימוש יעיל יותר או לחילופין לדחוף את הכלים לכיוון הנכון שיהפוך את הבעיה לכריגע ואף בדרך מהירה יותר.

מאמרים רבים הראו שבשיטות ידניות ניתן להגיע לתוצאות טובות יותר מהכלים, אך הדבר מצריך מאמצים מרובים ועבודה מאפס בכל פעם שמשנים את התכן או את הטכנולוגיה, מה שהופך את התהליך הידני ללא אטרקטיבי.

מטרת הפרויקט:

הוספת אוטומציה של שיטת המיקום הידנית. במקום לבצע את המיקום ידנית, נממש הרחבה של שפת תיאור חומרה כך שתרמוז לכלי המימוש כיצד לממש. כלי שיקבל את הרמזים יבצע הצבה ראשונית על בסיס ההכוונה ולאחר מכן ימשיך על פי היוריסטיקות המקובלות.

ניתן לקבע את הנחיות המשתמש כקשיחות כלומר שלא ניתנות לשינוי, או לחילופין כדרישות רכות שמאפשרות לכלי לשנות אותם בשלבים מאוחרים. השוואה בין השיטות השונות, ללא כללים, כללים קשיחים וכללים רכים.

תכולת בפרויקט:

לימוד הרקע התיאורטי, סקר ספרות ומאמרים בנושא בדגש על מבנים רגולריים, ניסויים במימוש ידני מול אוטומטי, זיהוי החוזקות והחולשות של הכלים, פיתוח היוריסטיקה למספר מקרים בהם הכלים מתקשים, הטמעת היוריסטיקה בעזרת שפת הרחבה לשפת תיאור החומרה המאפשרת הצבה אבסולוטית ורלטיבית של תאים ומאפשר הקפדה קשיחה או לא של הכללים. השוואת השיטות השונות, הן מבחינת יכולת הכלים לפתור הבעיה, הן מבחינת שטח ותדר מושג והן מבחינת זמני ריצה.

דרישות:

  • ורילוג, VLSI (נלמד בסמסטר א בשנה ד)

מקורות:

https://ieeexplore.ieee.org/document/7058985

532  Dual Mode Logic for low energy and high performance in standard flow

לוגיקת DML לביצועים גבוהים וצריכת אנרגיה נמוכה בתהליך סטנדרטי

שם המנחה: ‫ ‫נתנאל שביט‎‬‎

אחראי אקדמי: פרופ' אלכס פיש

הרקע לפרויקט:

Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינמית, ברמת השער (nand/nor וכדומה).

בלוגיקה זו קיימים שני מצבי פעולה:

  • מצב סטטי- שבו יש שמירת אנרגיה וביצועים נמוכים.
  • מצב דינמי- שבו הביצועים גבוהים אך גם צריכת האנרגיה גבוהה.

שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. עם זאת, היכולת לשילוב בין שני מצבי פעולה מהווה אתגר עבור כלי האוטומציה הרגילים.

מטרת הפרויקט:

בפרויקט זה יבחנו ויפותחו ארכיטקטורות שונות באמצעות שערי DML בעזרת שימוש בכלי התהליך הסטנדרטי.

תכולת בפרויקט:

בפרויקט מגוון אפשרויות שונות לשילוב הסטודנטים.

מספר דוגמאות:

אפשרות ראשונה היא עבודה על כלי תהליך המימוש הסטנדרטי (EDA) והתאמתם לDML. התהליך כולל קרקטריזציה של שערי DML וסינטזה של מערכת תוך שימוש בשערי DML.

אפשרות אחרת היא מימוש ארכיטקטורות שונות ע"י שימוש בvirtuoso, השוואת הביצועים בין הארכיטכטורות השונות, וניתוח יתרונות הDML כתלות בארכיטקטורות.

דרישות:

  • מעגלים אלקטרונים ספרתיים
  • מעבדה למעגלים ספרתיים
  • מעגלים משולבים ספרתיים (בחלק מהאפשרויות)
  • מעגלי ומערכות VLSI דיגיטליים (במקביל לפרויקט. בחלק מהאפשרויות)

מקורות:

  1. http://ieeexplore.ieee.org/abstract/document/6220906/
  2. https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8646267

537  Tailored IoT solutions for handicapped individuals

פתוח מערך IoT לאנשים עם מוגבלויות

שם המנחה: ד"ר אברהם שלי וד"ר ססיל יחזקאל‬‎

אחראי אקדמי: ד"ר אדם תימן

הרקע לפרויקט:

המוטיבציה לפיתוח הפרויקט נובעת מרצון משותף להציע פתרונות טכנולוגיים לאנשים עם מוגבלויות כדי לשפר את איכות חייהם בשיתוף עם עמותת הציבורית "מילבת" ללא כוונת רווח.

מטרת הפרויקט:

  1. לפתח מערכת שמודדת בעזרת חיישנים מתאימים את יכולת הפעולה של אדם עם מוגבלויות כדי לכייל ממשק ממוחשב.
  2. להתאים את הממשק הממוחשב להפעלת מכשיר IoT העונה לדרישות האדם עם המוגבלות (למשל מזגן, הזעקת עזרה, ...)

תכולת בפרויקט:

  1. לקיים פגישות עם צוות עמותת "מילבת" והאנשים עם מוגבלויות ("המטופלים") בבית החולים או בביתם במטרה להכיר את היכולת הפעילות הגופניות שלהם מצד אחד. מצד שני להבין את דרישות הטכניים (למשל הפעלת של מכשיר מסוים בשלט רחוק).
  2. לבחור אמצעי הקלט (החיישנים) המתאימים ביותר למדידת הפעולה הגופנית של המטופל.
  3. להגדיר סוג התקשרות המתאימה להפעלת המכשיר שהמטופל דורש לשולט בו.
  4. לתכנת את ממשק הממוחשב (Arduino).
  5. לעצב ולבנות אריזת המערכת ועזרים נוספים באמצעות הדפסת 3D בפקולטה להנדסה ובשיתוף עם מהנדס\ת המוצר הרפואי של עמותת מילבת.
  6. להעביר את הידע לצוות עמותת "מילבת" כדי להמשיך את התיאום או הבנייה של מערכות דומות באופן עצמאי.

דרישות:

  • מע' מבוא להנדסת חשמל
  • מע' מעגלים ספרתיים
  • תכנות שפת C
  • ידע/נסיון בתכנות Arduino

מקורות:

  1. "אנשים עם מוגבלות בישראל 2017" http://www.justice.gov.il/Units/NetzivutShivyon/sitedocs/statistic-annua...
  2. Internet Of Things (IOT)
  3. http://www.milbat.org.il/
  4. http://www.azarim.org.il/Hebrew/ConsultingServices/Pages/item3.aspx
  5. https://blog.scope.org.uk/
  6. https://www.arduino.cc