פרויקטי גמר - הנדסת חשמל - המעבדה לננו-אלקטרוניקה תשפ"ג

201 Physical analysis of terahertz quantum cascade laser structures

אנליזה פיזיקאלית של מבני לייזרי קסקדה קוונטים לתחום הטרה הרץ

שם המנחה: Asaf Albo
אחראי/ת אקדמי/ת: דר' אסף אלבו

הרקע לפרויקט:

לייזרי קסקדה קוונטיים מבוססי גליום ארסנייד הינם המקור היעיל ביותר לקרינת טרה-הרץ. עם זאת, טמפרטורת העבודה של לייזרים אלה מוגבלת ואינה עולה על 200 קלווין. בשל כך כדיי להפעיל את לייזרי הקסקדה הקוונטיים לתחום הטרהרץ נדרש לקרר אותם לטמפרטורות נמוכות סביב 150 קלווין. כדיי לקרר יש צורך לצמד את הלייזרים למקרר המקשה על אינטגרציה של מקורות הקרינה אלה במערכות אלקטרואופטיות. הפרויקט יעסוק בחקר הביצועים של מבני לייזרי קסקדה קוונטיים לתחום הטרהרץ במטרה להבין את מנגנוני הפעולה שלהם ולאפשר מבנים איתם יהיה אפשר לעבוד בטמפרטורת החדר.

מטרת הפרויקט:

במהלך הפרויקט הסטודנטים יחקרו את ביצועיהם של מבנים שונים של לייזרי קסקדה קוונטים לתחום הטרה-הרץ בעזרת תוכנה ייעודית (נקסט-ננו). לאחר השוואה של הפרמטרים הפיזיקאליים של מספר מבנים שונים, הסטודנטים ימליצו על מבנים חדישים הצפויים לתת ביצועי טמפרטורה משופרים.

תכולת הפרויקט:

בעזרת תוכנה ייעודית (נקסט-ננו) הסטודנטים יבצעו סימולציה של מספר מבנים של לייזרי קסקדה קוונטיים לתחום הטרה-הרץ וייחלצו מהסימולציה של המבנים פרמטרים כמו עקומות זרם-מתח וספקטרום של ההגבר של הלייזר במתחים וטמפרטורות שונות.

קורסי קדם:

יסודות התקני מוליכים למחצה 83244

דרישות נוספות:

הכירות עם תוכנת מטלאב. כישורי מחשב וסימולציה.

מקורות:

https://www.nextnano.com/customer/tutorials.php

202 Analysis of nitride-based terahertz quantum cascade lasers

חקר לייזרי קסקדה קוונטים מבוססי ניטרידים לתחום הטרה הרץ

שם המנחה: Asaf Albo
אחראי/ת אקדמי/ת: דר' אסף אלבו

הרקע לפרויקט:

טמפרטורת העבודה של לייזרי קסקדה קוונטיים מבוססי גליום ארסנייד מוגבלת ואינה עולה על 200 קלווין. אחד הגורמים מגבילים הינה האנרגיה הנמוכה ליצירת פונונים בחומר זה. בגליום ניטריד לעומת זאת אנרגיה זו גבוהה פי שלוש מזו של גליום ארסנייד. בשל כך נחזה שלייזרי קסקדה קוונטיים מבוססי גליום ניטריד יוכלו לעבוד בטמפרטורת החדר. הפרויקט יעסוק בחקר הביצועים של מבני לייזרי קסקדה קוונטיים מבוססי גליום ניטריד לתחום הטרהרץ במטרה לאפשר מבנים איתם יהיה אפשר לעבוד בטמפרטורת החדר.

מטרת הפרויקט:

במהלך הפרויקט בעזרת תוכנה ייעודית (נקסט-ננו) הסטודנטים יחקרו את ביצועיהם של מבנים שונים של לייזרי קסקדה קוונטים מבוססי גליום ניטריד לתחום הטרה-הרץ. לאחר השוואה של הפרמטרים הפיזיקאליים של מספר מבנים שונים, הסטודנטים ימליצו על מבנים הצפויים לתת ביצועי טמפרטורה טובים.

תכולת הפרויקט:

בעזרת תוכנה ייעודית (נקסט-ננו) הסטודנטים יבצעו סימולציה של מספר מבנים של לייזרי קסקדה קוונטיים מבוססי גליום ניטריד לתחום הטרה-הרץ וייחלצו מהסימולציה של המבנים פרמטרים כמו עקומות זרם-מתח וספקטרום של ההגבר של הלייזר במתחים וטמפרטורות שונות.

קורסי קדם:

יסודות התקני מוליכים למחצה 83244

דרישות נוספות:

הכירות עם תוכנת מטלאב. כישורי מחשב וסימולציה.

מקורות:

https://www.nextnano.com/customer/tutorials.php

203 Ultra Low Power Low Voltage Level Detector

חיישן מתח ספק בהספק ומתח נמוך

שם המנחה: Asaf Feldman
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

Advances in the Internet of Things (IoT) market has made low voltage and low power operation a key in SoC designs. Many SoCs are place in an operating voltage near the threshold voltage of the devices and consumes very little power. A Voltage Level Detector senses when the supply of the chip is high enough for the chip to begin operation. The accuracy and ability of the VLD to detect low voltages affect the entire power consumption of the SoC. The challenges of these type of circuits is for them to be operation even below the expected supply voltage and to be highly accurate and be resistant to PVT and random variations. This of course becomes extremely hard when the devices are operating deep in sub-threshold.

מטרת הפרויקט:

In this project, several novel techniques will be utilized to design a low power and low voltage VLD. These techniques involve a combination of analog, digital and device physics concepts. During this work, you will design a novel VLD, all of which will be implemented in a Si IC.

תכולת הפרויקט:

In this project the student will design a VLD using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance. This project will include a tapeout and Silicon measurements. The successful conclusion of this project may lead to an academic publication.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. H. You, J. Yuan, Z. Yu and S. Qiao, "An accurate low-power power-on-reset circuit in 55nm CMOS technology," in IEEE Transactions on Circuits and Systems II: Express Briefs, doi: 10.1109/TCSII.2022.3164454.
  2. Ting Sun, Qi Yu, Ning Ning, Ke-Jun Wu, Zhong Zhang, Jing Li, A nano-watt power-on reset circuit with Brown-Out detection capability, Microelectronics Journal, Volume 105, 2020, 104898, ISSN 0026-2692, https://doi.org/10.1016/j.mejo.2020.104898.
  3. A. Feldman and J. Shor, "An Accurate 0.55-V 2.6-μW Voltage-Level Detector," in IEEE Solid-State Circuits Letters, vol. 3, pp. 166-169, 2020, doi: 10.1109/LSSC.2020.3005792.

204 Frequency Locked Loop Circuit for High Frequency IC Clocks

מעגל נעילת תדר

שם המנחה: Asaf Feldman
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

A stable clock source is one of the most important requirements for integrated circuit designs. Fully integrated on-chip generation of a clock source has become more important as system-on-chip designs have proliferated. More specifically, wireless sensor nodes for Internet-of-Things (IoT) applications have a small form factor and limited board space, making it difficult to integrate crystal oscillators, especially for implantable applications. An on-chip oscillator requires low power consumption and energy per cycle, frequency stability over varying ambient temperatures, long-term stability, and low supply voltage sensitivity. Low oscillator power consumption is important in a system with low activity where the standby current dominates the total power consumption, as is the case with a wake-up timer or a sleep mode timer. An oscillator must also show good frequency stability and resistance to temperature supply voltage and random variations. At low voltage and low power, this becomes even more challenging.

מטרת הפרויקט:

In this project, several novel techniques will be utilized to design an FLL. These techniques involve a combination of analog, digital and device physics concepts. During this work, you will design a novel FLL, all of which will be implemented in a Si IC.

תכולת הפרויקט:

In this project the student will design an FLL using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance. This project will include a tapeout and Silicon measurements. The successful conclusion of this project may lead to an academic publication.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. M. Choi, T. Jang, S. Bang, Y. Shi, D. Blaauw and D. Sylvester, "A 110 nW Resistive Frequency Locked On-Chip Oscillator with 34.3 ppm/°C Temperature Stability for System-on-Chip Designs," in IEEE Journal of Solid-State Circuits, vol. 51, no. 9, pp. 2106-2118, Sept. 2016, doi: 10.1109/JSSC.2016.2586178.
  2. A. Djemouai, M. A. Sawan and M. Slamani, "New frequency-locked loop based on CMOS frequency-to-voltage converter: design and implementation," in IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 48, no. 5, pp. 441-449, May 2001, doi: 10.1109/82.938354.
  3. D. S. Truesdell, A. Dissanayake and B. H. Calhoun, "A 0.6-V 44.6-fJ/Cycle Energy-Optimized Frequency-Locked Loop in 65-nm CMOS With 20.3-ppm/°C Stability," in IEEE Solid-State Circuits Letters, vol. 2, no. 10, pp. 223-226, Oct. 2019, doi: 10.1109/LSSC.2019.2946767.

205 Analog to Digital Converter based the SAR (Successive Approximation Register) Algorithm

ממיר אנלוג לדיגיטל מבוסס על מדולטור של SAR

שם המנחה: David Zaguri
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

Analog to digital converters are used to transfer real-world information, which is analog, to the digital domain for further signal processing. This is an extremely important function which is prevalent in all computer systems. There is a constant battle to improve performance, lower power, increase bandwidth and other performance parameters.

מטרת הפרויקט:

In this project you will design a highly compact analog to digital converter (ADC) using the SAR (Successive Approximation Register). The SAR topology is one of the most attractive for low power and compact ADC applications. It is also a relatively simple architecture conceptually and lends itself to many types of optimizations to improve accuracy, reduce area and enable low power operation. You will need to learn the theory and then implement the circuit in 65nm CMOS. The SAR ADC includes both analog and digital blocks, which will allow you to develop skills in both. We may also look at noise-shaping SAR's which are a new category of ADC's which lower the noise level and increase SNR.

תכולת הפרויקט:

n this project the student will design a SAR ADC using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. Analog Integrated Circuit Design – Tony Chan Carusone, David Johns and Kenneth Martin – John Wiley Publishers. Chapters 16 and 17
  2. “A compact 10-b SAR ADC with unit-length capacitors and a passive FIR filter” P Harpe IEEE Journal of Solid-State Circuits 54 (3), 636-645

206 Mixed-analog /digital Capacitive readout circuit for mechanical and Optical sensors

מעגל קריאה קיבולי אנלוגי / דיגיטלי עבור חיישנים מכניים

שם המנחה: Asaf Feldman
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

There are many types of sensors which change the value of a capacitor upon sensing a physical parameter, like pressure, fluid level, mechanical stress and other. This change in capacitance must be detected by a readout circuit, which can be either an analog circuit (analog to digital converter) or a digital circuit in some cases (like a frequency based converter).

מטרת הפרויקט:

In this project an analog/digital capacitance-to-digital readout circuit will be designed for mechanical sensors. These sensors are useful to measure a physical/mechanical parameter, such as pressure/vibration/acceleration/ ultrasound or optical excitation. The sensing capacitor is sensitive to the physical parameter and its capacitance changes linearly during the sensing. The interface circuit is based on two ring oscillators, which drive programmable capacitors. One of the capacitors is the sensing capacitor, while the second capacitor is a known reference capacitor. Each ring oscillator will generate a frequency, which is proportional to the capacitor which it drives. Several algorithms will be used to cancel the offset between the two ring oscillators. The result will be a digital word which is linearly proportional to the sensed parameter. It will be attempted to develop a novel circuit which is competitive with state-of-the-art sensors reported in the literature.

תכולת הפרויקט:

Students involved will survey the prior-art sensors and understand their performance level. After this, a ring oscillator sensor will be designed and simulated using virtuoso tools. The sensor will be compared to the state-of-the-art. An outstanding project may even be able to tape-out the sensor to achieve measured results. This project may lead to a journal publication and can be extended to a Master’s thesis.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. “Capacitance-to-Digital Converter for Operation Under Uncertain Harvested Voltage down to 0.3V with No Trimming, Reference and Voltage Regulation” by Orazio AIELLO, Paolo CROVETTI and Massimo ALIOTO. International Solid State Circuits Conference 2020, pp. 74.

207 Fast startup Crystal Oscillator clock generator for IOT devices

מחולל שעון עם התעוררות מהירה עבור רכיבי האינטרנט של הדברים

שם המנחה: Ido Shpernat
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

Generating a clock that is reliable, accurate and available as soon as the power is up is essential for IOT systems which communicate in “bursts”. For generating these clocks, crystal oscillator is a very good option. But usually the crystal oscillator circuit suffers from slow startup. Therefore, it is essential to improve the startup time with complex startup methods such that the steady state power efficiency is not compromised.

מטרת הפרויקט:

In this project, you will design a clock generator and utilize various fast startup methods to minimize the startup time while keeping the clock generator power efficiency in steady-state.

תכולת הפרויקט:

You will need to learn the theory of crystal oscillators, survey fast wakeup methods used in prior-art and then implement the circuit in 65nm CMOS process. The schematics will be prepared in Virtuoso and simulations will be conducted to verify the circuit’s performance.

קורסי קדם:

  • 83303  אלקטרוניקה לינארית – חובה
  • 83325  מעבדה למעגלים אנלוגיים – חובה
  • 83308 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315  מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 83611 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. P. Kumar and S. Rekha, "Fast startup crystal oscillator design," 2017 International Conference on Energy, Communication, Data Analytics and Soft Computing (ICECDS), 2017, pp. 3844-3849, doi: 10.1109/ICECDS.2017.8390183.
  2. H. Luo et al., "A Fast Startup Crystal Oscillator Using Impedance Guided Chirp Injection in 22 nm FinFET CMOS," in IEEE Journal of Solid-State Circuits, vol. 57, no. 3, pp. 688-697, March 2022, doi: 10.1109/JSSC.2021.3136237.
  3. K. M. Megawer et al., "18.5 A 54MHz Crystal Oscillator With 30× Start-Up Time Reduction Using 2-Step Injection in 65nm CMOS," 2019 IEEE International Solid- State Circuits Conference - (ISSCC), 2019, pp. 302-304, doi: 10.1109/ISSCC.2019.8662403.

208 Process Monitor based on Ring Oscillator

חיישן שינויים בתהליך הייצור המבוסס על מתנד טבעתי

שם המנחה: Ido Shpernat
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

As VLSI systems scale there is a constant tradeoff between power-performance and the operating voltage of the chip. It has been shown that operating the chip near the threshold voltage (near-Vth) can achieve an optimum for many workloads. Process monitors are sensors that are able to extract key process parameters such as Vth, Mobility, etc. Process monitors enable calibration of the system according to its result in various temperatures.

מטרת הפרויקט:

As VLSI systems scale there is a constant tradeoff between power-performance and the operating voltage of the chip. It has been shown that operating the chip near the threshold voltage (near-Vth) can achieve an optimum for many workloads. Process monitors are sensor that are able to extract key process parameters such as Vth, Mobility, etc.

תכולת הפרויקט:

You will need to learn the different methods of parameters extraction and implement the circuit in 65nm CMOS process. The schematics will be prepared in Virtuoso and simulations will be conducted to verify the circuit’s performance.

קורסי קדם:

  • 83303  אלקטרוניקה לינארית – חובה
  • 83325  מעבדה למעגלים אנלוגיים – חובה
  • 83308 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315  מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 83611 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. P. Jain and B. P. Das, "On-Chip Threshold Voltage Variability Estimation Using Reconfigurable Ring Oscillator," in IEEE Transactions on Semiconductor Manufacturing, vol. 32, no. 2, pp. 226-235, May 2019, doi: 10.1109/TSM.2019.2911192.
  2. A. K. M. M. Islam, J. Shiomi, T. Ishihara and H. Onodera, "Wide-Supply-Range All-Digital Leakage Variation Sensor for On-Chip Process and Temperature Monitoring," in IEEE Journal of Solid-State Circuits, vol. 50, no. 11, pp 2475-2490, Nov. 2015, doi: 10.1109/JSSC.2015.2461598.

209 Read out circuitry for a GC-eDRAM memory array

בניית מערכת קריאה למערך זכרון מסוג GC-eDRAM

שם המנחה: אלישבע ברקוביץ
אחראי/ת אקדמי/ת: פרופ' יוסי שור

הרקע לפרויקט:

זכרונות מוטמעים מהווים חלק משמעותי וחשוב ממערכות SOC כיום, ולכן יש צורך לייצר מערכות חסכוניות יותר בשטח ובהספק. כרגע ארכיטקטורת הזכרון השולט בשוק הינו הSRAM המורכב ממינימום של 6T (six transistors). ארכיטקטורת הGC-eDRAM מוצג כאלטרנטיבה אפשרית לSRAM כיוון שהיא בנויה מ2-4T ולכן יעילה יותר בשטח. החסרון המשמעותי בזכרון זה היא תכונת הדינמיות שלה, שמחייבת פעולות רענון מחזוריות בכדי לשמר את המידע. מטרת הפרוייקט היא לתכנן וליצור מערכת קריאה מתוחכמת שתאפשר לקורא את המידע האגור בזכרון בצורה מדויקת ובכך להאריך את הזמן הנצרך בין מחזורי רענון.

מטרת הפרויקט:

בפרוייקט תתכנו ארכיטקטורה שלמה של מערכת קריאה מזכרון, הכולל מעגל sense-amplifier, מעגלים אנלוגים נוספים התומכים בSA ומעגלים דיגיטלים התומכים בקריאה. תתכן אפשרות להגיע אף לשלב הלייאוט במעגלים, ואפילו לייצור צ'יפ ממש.

תכולת הפרויקט:

תכנון וייצור מעגלים אנלוגים בוירטואוזו (החל מהסכמה ועד ללייאוט)
כתיבת מעגלים דיגיטלים בורילוג (לא חובה)

קורסי קדם:

  • 83303  אלקטרוניקה לינארית – חובה
  • 83325  מעבדה למעגלים אנלוגיים – חובה
  • 83308 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315  מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 83611 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

E. Garzón, Y. Greenblatt, O. Harel, M. Lanuzza and A. Teman, "Gain-Cell Embedded DRAM Under Cryogenic Operation—A First Study," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 29, no. 7, pp. 1319-1324, July 2021, doi: 10.1109/TVLSI.2021.3081043.

210 Logic hardware/software design for modeling and characterization of Electromagnetic Side-Channels

תכן חמרה\תכנה לאפיון התפשטות ערוצי צד אלקטרומגנטיים

שם המנחה: ד"ר איתמר לוי
אחראי/ת אקדמי/ת: ד"ר איתמר לוי

הרקע לפרויקט:

מערכות חמרה\תכנה בימינו סובלות ממתקפות במדיום הממשי בהן לתוקפים יש גישה למדידה קרובה\רחוקה מהמערכת אשר אמורה לשמור סודות דיגיטאליים. בתוך כך מערכות קריפטוגרפיות דורשות הגנה בפני מתקפות סייבר-פיסיקליות כגון מתקפות ערוצי צד. בפרט מאוד מפחיד ערוץ המדידה הפאסיבי האלקטרומגנטי (קרוב\רחוק). בפרויקט אנו נתמודד עם תכן מערכת FPGA \ תכנה לשם אפיון פליטת האינפורמציה האלקטרומגנטית, זאת לשם הבנה ואישוש מודל אנליטי\ פיתוח מטודולוגיה ויכולות לסמלץ ולתכנן הגנה עבור מערכות סייבר.

מטרת הפרויקט:

מתקפות ערוצי צד מהוות איום לאבטחת רכיבי קצה\IoT, מערכות משולבות ורכיבי רשת. בפרויקט אנו נתמודד עם תכן מערכת FPGA \ תכנה (כתלות ברקע של הסטודנטים) לשם אפיון פליטת האינפורמציה האלקטרומגנטית עם סנסורים מתקדמים וסביבת אוטומצייה משוכללת בפייטון המדברת ישירות עם מרכיבי המערכת. המטרה הכללית הינה ייצירת מערכת גנרית לאפיון ובחינת פליטת האינפורמציה ולכן להגן ולחזק אבטחת מערכות.

תכולת הפרויקט:

  • בניית סביבת חמרה \ תכנה (ממשק \ בקרה ולוגיקה - מצפין בסיסי).
  • בניית מנגנון חזרתיות על המדידה ושליטה על פרמטרים שלה.
  • בניית מנגנון אפיון יחס אות לרעש דרך ערוץ המדידה ועיבוד אות.
  • הקשחת האוטומציה והחזרתיות של הניסוי ושליטה (פייטון בעיקר) בסביבות.

קורסי קדם:

Course 83253 Logic Design. One of the courses: 83612, 83612 or 83313

דרישות נוספות:

כל קורסי ארכיטקטורה או תכן (חמרה אות תכנה) רלוונטיים. קריפטו יכול להועיל במקצת אך לא חובה. מבוא לאבטחת חומרה - מומלץ אך לא חובה.
עיקר הפרויקט דורש הפגנת יכולות גבוהות בתכן חמרה או תכנה עצמאיות ופתרון בעיות הנדסיות וחשובה שליטה גבוהה בפייטון. חלק לא קטן ניתן ללמוד תוך כדי אך זיקה חזקה לנושאים (לפחות לחלקם) דרושה.

מקורות:

  1. De Mulder, Elke, et al. "Electromagnetic analysis attack on an FPGA implementation of an elliptic curve cryptosystem." EUROCON 2005-The International Conference on" Computer as a Tool". Vol. 2. IEEE, 2005.
  2. Camurati, Giovanni, et al. "Screaming channels: When electromagnetic side channels meet radio transceivers." Proceedings of the 2018 ACM SIGSAC Conference on Computer and Communications Security. 2018.

מקורות נוספים יינתנו לאחר פגישה עם המנחה ומציאת התאמה.

211 Physical countermeasure against electromagnetic side channel attack

הגנה פיזיקלית מפני תקיפת ערוצי צד אלקטרומגנטית

שם המנחה: עדות כץ
אחראי/ת אקדמי/ת: ד"ר איתמר לוי

הרקע לפרויקט:

תקיפת ערוצי צד מאפשרת חילוץ של מידע סודי ממידע שדולף מערוצים לא סטנדרטיים. למשל קרינה אלקטרומגנטית הנפלטת מצ'יפים כתוצאה מהמימוש החומרתי, ניתנת למדידה על ידי פרובים אלקטרומגנטיים. מכיוון שהקרינה קורלטיבית עם חלק מהמידע העובר בצ'יפ, ניתן לחלץ מהמדידות האלקטרומגנטיות מידע סודי. כיום, מנגנון ההגנה הפיזיקלי הנפוץ ביותר למניעת תקיפה אלקטרומגנטית הוא shielding, אשר ביכולתו למסך חלק מפליטת הקרינה.

מטרת הפרויקט:

מטרת הפרויקט היא לבחון את ההשפעה של shield מתכתי על קרינה אלקטרומגנטית הנפלטת ממימוש חומרתי, על ידי סימולציות אלקטרומגנטיות עבור קונפיגורציות שונות של הshield. לדוגמא פרמטרים שנרצה לבחון: ההשפעה של מבנה, מימדים ופרמטרים פיזיקליים אחרים, ממתוח אקטיבי ורגולציה רנדומית של השילד, או שימוש ב METAL FILL אינרהרנטי בתהליכי ייצור VLSI לשם הגנה.

תכולת הפרויקט:

במהלך הפרויקט הסטודנטים יבצעו סימולציות בכלי סימולציות אלקטרומגנטיות, תוך שילוב עבודה בסביבת Virtuoso על מספר layouts שונים שהם יצרו. במקביל, יבחנו את ההשפעות של שינוי פרמטריים פיזיקליים על הפליטה האלקטרומגנטית. אם הפרויקט יהיה מוצלח תבחן אפשרות לשלוח לייצור.

קורסי קדם:

  • מעגלים משולבים ספרתיים
  • מבוא לחומרה בטוחה – יתרון, ניתן גם לעשות את הקורס תוך כדי.

דרישות נוספות:

יילקחו רק סטודנטים מאוד מוטיבציוניים וכישרוניים לפרויקט זה, כלומר ישנה תחרות על השיבוץ בהתאם ליכולות\ ניסיון ומוטיבציה.

מקורות:

  1. https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8894028
  2. https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=9143434

212 Novel architecture design for integrating eDRAM in SoCs

תכנון ארכיטקטורה לזכרון דינאמי מוטמע לשילוב בצ'יפים חדשניים

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זכרונות הם חלק עיקרי בצ'יפים היום ולכן נדרש תכנון רב בשביל לממש זכרון יעיל ביותר מבחינת שטח, מהירות וצריכת הספק. יש הרבה עבודה היום על למצוא ארכיטקטורה משופרת למאקרו של זכרונות.

מטרת הפרויקט:

המטרה היא לבנות זכרון דינאמי מהיר ויעיל יותר ממה שקיים היום בשוק. בפרוייקט ננסה לחשוב על זכרון יעיל ולממש אותו לרכיב IP שלם ומוכן, תוך התחשבות בפרמטרים השונים המשפיעים עליו ועל היכולות שלו. בכך נוכל ללמוד על השיקולים השונים בתכנון זכרון ושילובו במערכת שלמה.

תכולת הפרויקט:

מחקר מקדים על זכרונות בתעשיה, סימולציות היכרות על מנת להכיר איך זכרונות שונים עובדים, הבנת הצרכים בארכיטקטורה של זכרון, תכנון ובניה של ארכיטוקטורה שלמה.

קורסי קדם:

מעבדה המעגלים ספרתיים, קורס של מעגלים משולבים

דרישות נוספות:

וירטואוזו

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://doi.org/10.1007/978-3-319-60402-2

 

213 eDRAM architecture design for in memory computing

תכנון ארכיטקטורה של זכרון דינאמי המשלבת חישובים אריטמתיים

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום יש מאמצים רבים ליצור זכרונות יעילים יותר מבחינת שטח, מהירות וצריכה הספק מינימאלית. צעד נוסף קדימה, יהיה ליצור ארכיטקטורה של זכרון שתומכת ביכולת ביצוע פעולות אריטמתיות שהמעבד צריך לבצע באופן שוטף.

מטרת הפרויקט:

ליצור ארכיטקטורה של מערכת שמתפקדת כזכרון לכל דבר ובנוסף תומכת ביכולת לבצע פעולות נוספות (כגון nor,nand וכו').

תכולת הפרויקט:

נתכנן מערך זכרון ייחודי ומותאים לדרישות שלנו. נבצע סימולציות מקיפות בשביל לוודא תפקוד נכון ויעיל של המערכת שלנו. זה ייעשה במערכת וירטואוזו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://doi.org/10.1007/978-3-319-60402-2

214 Design and simulation of ionic circuits that combine processing and sensing capability

תכנון וסימולציה של מעגלים יוניים המשלבים יכולת עיבוד וחישה

שם המנחה: נועה עדרי פריימן
אחראי/ת אקדמי/ת:  פרופ' אלכס פיש

הרקע לפרויקט:

רכיבים אשר מבוססים על ננוזרימה שולטים בעזרת אות חשמלי בתנועתם של מולקולות ביולוגיות טעונות. לאחרונה הראו שניתן לממש רכיבים כמו דיודות וטרנזיסטורים למימוש של מעגלים הדומים בהתנהגותם למעגלים אלקטרוניים. יחד עם זאת לא קיימים כלים או מתודולוגיה לתכנון של מעגלים אלו. לאחרונה הראנו שרשור של מספר שערים לוגיים המבוססים על הדיודה הננופלואידית. בפרויקט זה נחקור את היכולת לבצע חישה המבוססת על אותם רכיבים ונבחן את היכולת לבצע סימולציה חשמלית למערכת.

מטרת הפרויקט:

לקדם את היכולת לבצע סימולציה חשמלית ברמת המעגל למעגל המבוסס על רכיבים ננופלואידיים

תכולת הפרויקט:

להגדיר מודל מתמטי פשוט לרכיב ננופלואידי בהתאם למדידות הרכיב. להשתמש במודל כדי לבצע תכנון וסימולציה חשמלית של מעגל לוגיים ביחד עם מעגלי החישה. בחינת תוצאות הסימולציה אל מול המדידות ועדכון המודל בהתאם.

קורסי קדם:

מעגלים משולבים

מקורות:

  1. Chun, H. and Chung, T.D., 2015. Iontronics. Annual Review of Analytical Chemistry, 8, pp.441-462.

215 Design and Simulation of Complex logic circuit based on DNA strand displacement

תכנון וסימולציה של מעגלים לוגיים מורכבים מבוססי דנ"א

שם המנחה: חן צרור אזנקוט ; רומן גולמן ; נועה עדרי פריימן
אחראי/ת אקדמי/ת:  פרופ' אלכס פיש

הרקע לפרויקט:

ניתן לממש מעגלי חישוב אשר מבוססים על האינטראקציה בין מולקולות DNA. יחד עם זאת תכנון מעגלים מורכבים יותר המבוססים על DNA דורש הבנה מעמיקה בתחום הביולוגיה המולקולרית יחד עם יכולות תכנון וסימולציה מתקדמות. בפרויקט זה אנו מציעים לבחון האם מתודולוגיה מתחום תכנון החומרה, אשר בה יוצרים מידול למעגל חישובי מסוים ע"פ איפיון הביצועים במצבים שונים ומוגדרים מראש, יכול לשמש ולהועיל גם בחישוב מבוסס DNA.

מטרת הפרויקט:

היכרות עם תחום החישוב מבוסס דנ"א. בנייה של מודל למעגל חישוב מבוסס דנ"א שיאפשר בחינה של מעגלי דנ"א מורכבים ברמת אבסטרקציה גבוהה יותר.

תכולת הפרויקט:

ביצוע סקר ספרות על חישוב מבוסס דנ"א. היכרות עם מעגלי seesaw (מצורף מאמר) ועם סימולטור DSD. הבנה של האתגרים בבניית מעגל חישובי מבוסס דנ"א. בניית מודל ראשוני עבור מספר שערים לוגיים בסיסיים וסימולציה בעזרת כלי סימולציה של תכנון מעגלים אלקטרוניים.

קורסי קדם:

  • מעגלים ספרתיים
  • מעגלים משולבים

מקורות:

  1. A simple DNA gate motif for synthesizing large-scale circuits
  2. Scaling Up Digital Circuit Computation with DNA Strand Displacement Cascades

216 Dual Mode Logic architecture optimization method developed, based on mathematical tools

אופטימיזציה של ארכיטקטורת DML בהינתן כלים מתימטיים

שם המנחה: פרופ' אלכס פיש
אחראי/ת אקדמי/ת:  פרופ' אלכס פיש

הרקע לפרויקט:

Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינאמית, ברמת השער (nand/nor וכדומה). בלוגיקה זו קיימים שני מצבי פעולה:

מצב סטטי- שבו יש שמירת אנרגיה וביצועים נמוכים.
מצב דינמי- שבו הביצועים גבוהים אך גם צריכת האנרגיה גבוהה.
שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. הלוגיקה הראתה תוצאות טובות מאוד בטכנולוגיות שונות. האתגרים בלוגיקה זו רבים. החל מבחינה של גדלי הטרנזיסטורים בכל שער, דרך חיבור בין שערים שונים, ועד יצירת מודולים גדולים ומורכבים יותר. מתוך כך גם קיימות אינסוף אפשרויות למהנדס בתכנון ב-DML, והיכולות בלוגיקה זו רבות.

עד כה פותחה הלוגיקה בכלים חומרתיים בלבד: פותחה שיטה ל LE, נבנו בלוקים שונים (adders, מכפלים) והלוגיקה נבדקה ב PVT שונים, בין השאר.

הפרוייקט זה נעלה שלב: נסתכל על DML ברמה הארכיטקטונית; נשתמש בכלים סמי אוטומטיים (salamandra), כדי לחלץ את הנתונים המתאימים מהחומרה, ואז ננתח אותם (פונקציות בפייתון ובמטלב) בהתבסס על כלים בסיסיים מתורת הגרפים ואופטימיזציה דיסקרטית.

מטרת הפרויקט:

בפרויקט זה נבחן את לוגיקת DML בטכנולוגיות חדשות ומגוונות.

תכולת הפרויקט:

ננתח ארכיטקטורות מורכבות הבנויות מלוגיקת DML (כמו NTT, שהוא FFT מודולרי) באמצעות virtuoso וsalamadra ( פייתון). ננתח את הדאטא שיתקל מהסימולציות ונעביר אותו לסביבת המטלב, שם נשווה את התוצאות המתקבלות ע"י האלגוריתם המוצע ע"י הקבוצה שלנו.

קורסי קדם:

  • קורס מעגלים ספרתיים 83-308
  • מעבדה למעגלים ספרתיים 83-315
  • מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

  • אלגברה לינארית 83-110
  • עיבוד ספרתי של אותות 1 83-320
  • תורת הגרפים ושימושיה 83-652

מקורות:

  1. I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 0.1109/ACCESS.2013.2262015.
  2. A. Kaizerman, S. Fisher and A. Fish, "Subthreshold Dual Mode Logic," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 5, pp. 979-983, May 2013, doi: 10.1109/TVLSI.2012.2198678.

217 Improving data integrity in embedded memories by applying algorithmic/statistical methods

שיפור שימור מידע בזכרונות מוטמעים בשילוב שיטות אלגוריתמיות/סטטיסטיות

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

In this project, the students will model the probability of cell failures and explore the possibilities of improving the DRT through algorithmic approaches mixed with circuit design techniques.

תכולת הפרויקט:

The project is a research project with both theoretical and implementation components, intended for both Electrical and Computer Engineering students.

קורסי קדם:

מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The work will Verilog/Virtuoso components and probably also include Matlab 

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5

218 Advanced peripheral circuits and techniques for GC-eDRAM

תכנון מנגנוני פריפריה מתקדמים לזיכרונות דינאמיים

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a dynamic storage technology that presents an alternative to standard SRAM for various applications. In this project, novel circuit techniques will be developed for GC-eDRAM based memories to improve performance, power, and area (PPA) costs.

מטרת הפרויקט:

The project outcome is a novel technique for improving the GC-eDRAM technology

תכולת הפרויקט:

This work will include the investigation of sophisticated refresh schemes, advanced write-back techniques, and others. This research project will include Virtuoso based simulation in advanced CMOS nodes

קורסי קדם:

  • מעגלים משולבים ספרתיים 83-313

דרישות נוספות:

The project will include Virtuoso simulations and possibly layout, digital (Verilog) design and other chip design skills.

מקורות:

  1. P. Meinerzhagen, A. Teman, R. Giterman, N. Edri, A. Burg, and A. Fish, Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip. Berlin, Germany: Springer, 2018.
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

219 In-memory computing using the GC-eDRAM

ביצוע פעולות חישוביות בזיכרון דינאמי

שם המנחה: רומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Gain-cell embedded DRAM (GC-eDRAM) is a memory technology that has been shown to be an interesting alternative to standard SRAM for various applications. One of the drawbacks of this technology is the limited data retention time (DRT) due to parasitic leakage currents.

מטרת הפרויקט:

The unique features of the GC-eDRAM memories, require specialized memory block design, but also an opening for implementing in-memory logical computations with very little overhead. For example readout of an logical "NOR" function result for two adjacent memory rows can be performed in such a memory with very little overhead. In this project we aim to design a GC-eDRAM memory that will allow to perform various logical computation with data stored in the memory.

תכולת הפרויקט:

The students will develop a unique memory design and architecture. They will be required to suggest and implement novel ideas in memory design and run various simulations to prove the suggested memories reliability.

קורסי קדם:

  • Digital Integrated Circuits (83-313)

דרישות נוספות:

Running Simulations in Virtuoso and layout

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018
  2. Teman A, Meinerzhagen P, Burg A, Fish A (2012) Review and classification of gain cell eDRAM implementations. In: Proc. IEEE Convention of Electrical and Electronics Engineers in Israel (IEEEI), pp 1–5.

220 Development of a decoder for Quantum Error Correction

פיתוח מפענח לתיקון שגיאות בחישוב קוואנטי

שם המנחה: יונתן שושן
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

פיתוח מחשבים קוואנטיים הינו תחום מחקר הצובר תאוצה בשנים האחרונות. פיתוח התקני החישוב הבסיסיים, הביטים הקוואנטיים, מהווה את ליבת המחקר ומרכז את מירב תשומת הלב. עם זאת, ישנה הבנה המוסכמת על כל המומחים לעניין, שללא יכולת תיקון שגיאות, לא ניתן יהיה לעשות שימוש מהותי במחשבים קוואנטיים עתידיים.
לכן, פיתוח יכולת תיקון שגיאות בקנה מידה רחב עבור מחשבים קוואנטיים הינו תת-תחום מהותי וחשוב. במסגרת זו, ישנן כמה גישות לניטור ותיקון שגיאות, ואחד המרכיבים המהותיים בכל מערכת כזו הינו המפענח.

מטרת הפרויקט:

במסגרת הפרויקט יפותח מעפנח תיקון שגיאות קוואנטי וימומש במערכת חומרה-תוכנה בזמן אמת. המפענח ינותח על מנת לאפיין את איכויותיו האלגוריתמיות ויושווה למעפנחים קיימים שפורסמו במחקרים אחרים. בנוסף, ינותחו ביצועי המפענח בהיבטי חומרה, קרי רוחב פס וצריכת אנרגיה/הספק. התוצרים הסופיים של הפרוייקט יהיו המפענח והמימוש שלו בסביבת בחומרה-תוכנה, דו"ח ניתוח יכולות המפענח ומאמר לפרסום בג'ורנל/כנס.

תכולת הפרויקט:

  • למידת הרקע הנדרש בנושאים הבאים:
  1. מחשוב קוואנטי.
  2. תיקון שגיאות במחשבים קוואנטיים.
  3. מערכות-על-שבב ותוכנה-חומרה בזמן אמת.
  4. למידת מערכת קיימת על בסיס פרוייקט מהשנה שעברה.
  • פיתוח מפענח על בסיס רעיון קודם או פיתוח חדש, בהתאם לממצאי סקר ספרות.
  • מימוש וניתוח יכולות המפענח.
  • כתיבת דוח ומאמר מדעי.

קורסי קדם:

  • DDP
  • חישוב קוואנטי
  • מעגלים משולבים
  • פיסיקה

מקורות:

  1. https://www.youtube.com/watch?v=Z1uoz_8dLH0&list=PL74Rel4IAsETUwZS_Se_P…
  • Layered Architecture for Quantum Computing
  • LILLIPUT
  • State preservation by repetitive error detection in a superconducting quantum circuit
  • Cryo-CMOS for quantum computing

221 Dual Mode Logic for Low Energy and High Performance

לוגיקת DML לביצועים גבוהים וחסכון בצריכת הספק

שם המנחה: ענבל סטנגר
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

לוגיקת Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינאמית, ברמת השער (nand/nor וכדומה). בלוגיקה זו קיימים שני מצבי פעולה:
-מצב סטטי- שבו יש חיסכון באנרגיה אך ביצועים נמוכים.
-מצב דינמי- שבו הביצועים גבוהים אך צריכת האנרגיה גבוהה.
שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. הלוגיקה הראתה תוצאות טובות מאוד בטכנולוגיות שונות. האתגרים בלוגיקה זו רבים, החל מבחינה של גדלי הטרנזיסטורים בכל שער, דרך חיבור בין שערים שונים, ועד יצירת מודולים גדולים ומורכבים יותר. מתוך כך גם קיימות אינסוף אפשרויות למהנדס בתכנון ב-DML, והיכולות בלוגיקה זו רבות.

מטרת הפרויקט:

בפרויקט זה נבחן את לוגיקת DML בטכנולוגיות חדשות ומגוונות.

תכולת הפרויקט:

בחינת מימוש הלוגיקה בטכנולוגיות מתקדמות, בחינת הארכיטקטורות השונות הנפוצות שבהן מימוש הלוגיקה יהיה יעיל ומימוש DML בארכיטקטורות החדשות. העבודה הינה באמצעות תוכנת הvirtuoso.

קורסי קדם:

  • קורס מעגלים ספרתיים 83-308
  • מעבדה למעגלים ספרתיים 83-315
  • מעגלים משולבים ספרתיים 83-313

מקורות:

  1. I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 0.1109/ACCESS.2013.2262015.
  2. A. Kaizerman, S. Fisher and A. Fish, "Subthreshold Dual Mode Logic," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 5, pp. 979-983, May 2013, doi: 10.1109/TVLSI.2012.2198678.

222 Low power design for quantum computing

תכנון מעגלים דיגיטליים דלי הספק עבור חישוב קוונטי

שם המנחה: ענבל סטנגר
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

לוגיקת DML הינה טכנולוגיה שפותחה בקבוצה שלנו המשלבת בין לוגיקת cmos ללוגיקה דינאמית ומאפשרת שני מצבי עבודה- אחד לחסכון בצריכת הספק והשני למהירות גבוהה.
לצורך חישוב קוונטי נדרשות טמפרטורות נמוכות, בהן יש שינויים בתפקוד וביצועי המעגל.

נרצה לבחון מימוש בסגנון DML בטמפרטורות נמוכות מאוד (קריוגניות) שיתאים לשימוש במעגלים קוונטים.

מטרת הפרויקט:

בניית מעגלים בתכנון לוגי חדשני הנקרא DML - Dual mode logic, החוסך באנרגיה וזמן לצורך שימוש עבור חישוב קוונטי בטמפרטורות נמוכות.

תכולת הפרויקט:

ניתוח יחידות אריתמטיות המרכיבות את מעגל החישוב הקוונטי, מימושן באמצעות לוגיקת DML ובדיקה וניתוח הביצועים בסביבה קריוגנית.

קורסי קדם:

  • מעגלים אלקטרונים ספרתיים
  • מעבדה למעגלים אלקטרונים ספרתיים

מקורות:

DML:

  1. I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 10.1109/ACCESS.2013.2262015.
  2. N. Shavit, I. Stanger, R. Taco and A. Fish, "Process Variation-Aware Datapath Employing Dual Mode Logic," 2018 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), Burlingame, CA, USA, 2018, pp. 1-3, doi: 10.1109/S3S.2018.8640133.

Cryogenic:

  1. B. Patra et al., "Cryo-CMOS Circuits and Systems for Quantum Computing Applications," in IEEE Journal of Solid-State Circuits, vol. 53, no. 1, pp. 309-321, Jan. 2018, doi: 10.1109/JSSC.2017.2737549.
  2. E. Charbon et al., "Cryo-CMOS for quantum computing," 2016 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, 2016, pp. 13.5.1-13.5.4, doi: 10.1109/IEDM.2016.7838410.
  3. X. Fu, L. Riesebos, L. Lao, C. G. Almudever, F. Sebastiano, R. Versluis, E. Charbon, and K. Bertels. 2016. A heterogeneous quantum computer architecture. In Proceedings of the ACM International Conference on Computing Frontiers (CF ’16). Association for Computing Machinery, New York, NY, USA, 323–330. DOI:https://doi.org/10.1145/2903150.2906827

223 Macro-architecture design for novel memory integration in chip

תכנון של מאקרו-ארכיטקטורה לשילוב זכרון חדשני בצ'יפים

שם המנחה: אודם הראל ורומן גולמן
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

בעולם הטכנולוגי של היום, בו צ'יפים שולטים בכל אמצעי חישובי, נעשית עבודה רבה על ייעול ושיפור של זכרונות השולטים ברוב השטח וצריכת ההספק של צ'יפים אלו. בפרוייקט זה נעבוד בטכנולוגיות חדישות בהם משתמשים בתעשייה ונתכנון זכרון משופר - קטן יותר, מהיר יותר וצורך פחות הספק, אשר נותן מענה לאפליקציות ספציפיות במערכת.

מטרת הפרויקט:

המטרה היא להגיע לארכיטקטורה של זכרון מוגמר אשר מכיל את הפריפריות הנרדשות לתפעולו ובעל יתרונות רבים על זכרונות בהם משתמשים היום. במהלך העבודה נלמד על מושגים החשובים בתעשייה ועל דרך החשיבה של תכנון מאקרו בגודל זה מכמה כיוונים שונים.

תכולת הפרויקט:

מחקר על פתרונות הקיימים היום ולמידה על סוג הזכרון אתו נעבוד. סימולציות אשר יוכיחו ויעזרו לנו להגיע לפתרון הטוב ביותר. נעבוד עם הכלי וירטואוזו בין היתר.

קורסי קדם:

  • מעגלים ספרתיים ו/או מעגלים משולבים

דרישות נוספות:

  • וירטואוזו

מקורות:

  1. Gain-Cell Embedded DRAMs for Low-Power VLSI Systems-on-Chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Cham, Switzerland: Springer, 2018

224 Design of innovative low power logic circuits in advanced technology

תכנון מעגלים חדשניים דלי הספק בטכנולוגיה מתקדמת

שם המנחה: ענבל סטנגר ואודם הראל
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

צריכת ההספק הינה פרמטר תכנון חשוב ואף קריטי באפליקציות IoT. תכנון מעגלים ספרתיים וזיכרונות אשר עובדים במצב תת-הולכה הינה אחת הדרכים הטובות להשגת צריכת אנרגיה אופטימלית. אך עבודה במתחים כה נמוכים יכולה לפגוע דרמטית בביצועי המעגל.

מטרת הפרויקט:

תכנון מעגלים חדשניים שעובדים במתחי אספקה נמוכים במיוחד אך שומרים על רמת הביצועים הנדרשת.

תכולת הפרויקט:

הפרויקט יתבצע בשיתוף פעולה הדוק עם חברת סטארטאפ ישראלית בתחום של תכנון מעגלים משולבים. בשלב הראשון יתבצע סקר ספרות העוסק במימושים שונים של מעגלים שונים. בחירת הארכיטקטורה המיטבית. תכנון המעגל לעבודה במצב תת-הולכה. לייאאוט ואנליזת פוסט-לייאאוט.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים
  • מעגלים משולבים ספרתיים

מקורות:

  1. S. Fisher, A. Teman, D. Vaysman, A. Gertsman, O. Yadid-Pecht and A. Fish, "Ultra-low power subthreshold flip-flop design," 2009 IEEE International Symposium on Circuits and Systems, 2009, pp. 1573-1576, doi: 10.1109/ISCAS.2009.5118070.

225 Chip Identification Circuit (Fingerprint) using Physical Unclonable Functions (PUF)

מעגל זיהוי אנלוגי המבוסס על PUF

שם המנחה: TBD
אחראי/ת אקדמי/ת: פרופ' יוסף שור

הרקע לפרויקט:

In the modern era, there is a huge amount of secured data transfer involving credit cards, autonomous vehicles, IOT, etc. It is essential for data centers to be able to identify users accurately and securely. A new category of circuit called Physical Uncloneable Functions (PUF) has been utilized to provide secret encryption keys and authentication. The PUFs use random transistor mismatch to generate digital codes, which are unknown even to the device manufacturer. The problem with PUF are that they also have many flaky bits which can change due to noise effects, requiring the use of complex error correction algorithms.

מטרת הפרויקט:

n this project, several novel techniques will be utilized to improve the reliability and robustness of the basic PUF cell. These techniques involve a combination of analog, digital and device physics concepts. During the course of this work, you will design a novel PUF array as well as its readout circuitry, all of which will be implemented in a Si IC. This is an original idea whose successful implementation can result in an academic publication.

תכולת הפרויקט:

In this project the student will design a PUF using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance. This project will include a tapeout and Silicon measurements. The successful conclusion of this project may lead to an academic publication. Since there are several topologies here, there can be more than one project available.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. G. Schrijen, “Scalable Security for IoT” in ISSE 2015, Berlin, Germany.
  2. C. Herder, Y. Meng-Day, F. Koushanfar, S. Devadas, "Physical Unclonable Functions and Applications: A Tutorial", Proceedings of the IEEE, vol. 102, no. 8, pp. 1126 – 1141, (2014)

226 Compact Analog to Digital Converter based on a Sigma-Delta modulator

ממיר אנלוג לדיגיטל מבוסס על מדולטור של דלתא סיגמא

שם המנחה: TBD
אחראי/ת אקדמי/ת: פרופ' יוסף שור

הרקע לפרויקט:

Analog to digital converters are used to transfer real-world information, which is analog, to the digital domain for further signal processing. This is an extremely important function which is prevalent in all computer systems. There is a constant battle to improve performance, lower power, increase bandwidth, etc. The Sigma Delta modulator is a low power approach to digitize analog information and is one of the most prevalent architectures.

מטרת הפרויקט:

In this project you will design a highly compact analog to digital converter (ADC) using a Sigma Delta approach. We will attempt some state-of-the-art analog and digital techniques to optimize the modulator. You will need to learn the theory and then implement the circuit in 65nm CMOS. The circuit includes an analog amplifier and switched capacitor circuits, as well as a digital filter.

תכולת הפרויקט:

In this project the student will design a Sigma Delta ADC using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – חובה

מקורות:

  1. T. Oshita, J. Shor, D. E. Duarte, A. Kornfeld, G. L. Geannopoulos, J. Douglas, and N. Kurd,  "A Compact First-Order ΣΔ modulator for Analog High-Volume Testing of Complex System-on-Chips in a 14 nm Tri-Gate Digital CMOS Process", IEEE Journal of Solid-State Circuits vol. 51, no. 2 pp. 378 - 390 (2016)
  2. Ro’ee Eitan and Ariel Cohen, “Untrimmed Low-Power Thermal Sensor for SoC in 22 nm Digital Fabrication Technology”, J. Low Power Electron. Appl. 2014, 4, 304-316; doi:10.3390/jlpea4040304

227 C/2C SAR

ממיר אנלוג לדיגיטל מבוסס על מדולטור של C/2C SAR DAC

שם המנחה: Asaf Feldman and David Zaguri
אחראי/ת אקדמי/ת: פרופ' יוסף שור

הרקע לפרויקט:

Analog to digital converters are used to transfer real-world information, which is analog, to the digital domain for further signal processing. This is an extremely important function which is prevalent in all computer systems. There is a constant battle to improve performance, lower power, increase bandwidth and other performance parameters. The use of a C/2C DAC is a novel idea which we would like to explore

מטרת הפרויקט:

In this project you will design a highly compact analog to digital converter (ADC) using the SAR (Successive Approximation Register). The DAC which will be used is a C/2C DAC The SAR topology is one of the most attractive for low power and compact ADC applications. It is also a relatively simple architecture conceptually and lends itself to many types of optimizations to improve accuracy, reduce area and enable low power operation. You will need to learn the theory and then implement the circuit in 65nm CMOS. The SAR ADC includes both analog and digital blocks, which will allow you to develop skills in both. The use of the C/2C DAC is an original idea which can lead to much better performance at lower power and area.

תכולת הפרויקט:

In this project the student will design a SAR ADC using digital and analog techniques. The schematics will be prepared in Virtuoso and simulated. Layout and post-layout simulations will be conducted to verify the circuit performance.

קורסי קדם:

  • 768330301 אלקטרוניקה לינארית - חובה
  • 768332501 מעבדה למעגלים אנלוגיים – חובה
  • 8330801 מעגלים אלקטרוניים ספרתיים – חובה
  • 83315 מעבדה מעגלים אלקטרוניים ספרתיים – חובה
  • 768361101 מעגלים משולבים אנלוגיים – מומלץ

מקורות:

  1. Analog Integrated Circuit Design – Tony Chan Carusone, David Johns and Kenneth Martin – John Wiley Publishers. Chapters 16 and 17
  2. “A compact 10-b SAR ADC with unit-length capacitors and a passive FIR filter” P Harpe IEEE Journal of Solid-State Circuits 54 (3), 636-645

228 Architecture design of low-power embedded DRAM

תכנון ארכיטקטורה של זכרון דינאמי מוטמע דל הספק

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום רוב השטח של הצ'יפים אותם אנו רואים בכל מכשיר אלקטרוני יום-יומי מנוצל על ידי הזכרונות, לכן יש להם חשיבות רבה וקריטית כאשר מתכננים אותם. לשם כך, מנסים תמיד לפעול להקטנת שטחם, הקטנת צריכת ההספק שלכם ולייעל את הפונקציונליות. פרמטרים רבים נלקחים בחשבון הן ברמת ההתקן הבודד וגם למעלה בהיררכיית מימוש המאקרו של הזכרון.

מטרת הפרויקט:

מטרת הפרוייקט היא כאמור, ליצור ארכיטקטורה של זכרון יחד עם הפריפריות הנלוות אליו תוך כדי התחשבות בפרמטרים שיביאו לצמצום בשטח, הספק ומהירות רבה של הבלוק. ניצור ברמת ההתקן את הזכרון הדיגיטלי יחד עם הפריפריות השונות שנצטרך על מנת להפעיל את הזכרון לקריאה וכתיבה נכונה.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso על מנת לתכנן זכרון ברמת הסכימה והן הרמת הלייאוט. תחילה, ידרשו לתכנן איך יעבוד הזכרון ואילו פריפריות יידרשו על מנת ליצור בלוק יעיל ומשופר שיפיעלו את הזכרון. יחד עם זאת, ניצור בקר חיצוני ונלמד כיצד מוטמע זכרון במערכת מחשובית בימנו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://link.springer.com/book/10.1007/978-3-319-60402-2

229 Development of secured cryptographic systems against side channel attacks

תכנון מערכות קריפטוגרפיות מוגנות כנגד התקפות ערוץ צד

שם המנחה: דוד צוקר זביב
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

Today, most electronic devices such as smartphones, smart cards, cars, etc. employ secured communication to protect the user's private information. The cryptographic functions are usually well known and are mathematically proven to be secure. However, once they are implemented in hardware, new unintentional side channels of communication are introduced. Secret information then leaks through these side channels, compromising the security of the cryptographic functions.

מטרת הפרויקט:

במסגרת הפרויקט נפתח הגנות אשר יגבילו את יכולתו של התוקף לחלץ מידע דרך ערוצי הצד. בפרט, נוכל לפתח הגנות ברמת המעגל או ברמת האלגוריתם, תוך שימוש בוירטואוזו, ורילוג או קוד C. נוכל להעריך את הפתרונות בעזרת סימולציות, מימוש על FPGA או על מיקרו מעבד. כלומר, הפרויקט יאפשר לסטודנטים להתנסות במגוון כלים שמעניינים אותם, כאשר המטרה בסוף היא לפתור בעיות בתחום אבטחת החומרה.

תכולת הפרויקט:

פיתוח הגנות תוך תכנון מערכת חומרה ו/או תוכנה, עבודה ברמת המעגל, תכנון מערכת חומרה או כתיבת קוד תוכנה. בדיקה והערכה על גבי פלטפורמות שונות – מעבד, FPGA או סימולציות.

קורסי קדם:

83308 - מעגלים אלקטרוניים ספרתיים

מקורות:

1. Zooker, David, et al. "Temporal Power Redistribution as a Countermeasure against Side-Channel Attacks." 2020 IEEE International Symposium on Circuits and Systems (ISCAS). IEEE, 2020. ‏

230 Development of auxiliary systems for secured cryptographic systems against side channel attacks

תכנון מערכות תומכות להגנה על מערכות קריפטוגרפיות כנגד תקיפות ערוצי צד

שם המנחה: דוד צוקר זביב
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

Today, most electronic devices such as smartphones, smart cards, cars, etc. employ secured communication to protect the user's private information. The cryptographic functions are usually well known and are mathematically proven to be secure. However, once they are implemented in hardware, new unintentional side channels of communication are introduced. Secret information then leaks through these side channels, compromising the security of the cryptographic functions.

מטרת הפרויקט:

במסגרת הפרויקט נפתח מערכות שונות שמסייעות בהגנה על מערכות חומרה, לדוגמה TRNG, PUF או סנסורים להגנה כנגד החדרת כשלים עם לייזר.

תכולת הפרויקט:

הפרויקט יכיל תכנון מעגלים בוירטואוזו או תכנון יותר רחב בורילוג. בהתאם הערכת הביצועים תתבצע בעזרת סימולציות או FPGA.

קורסי קדם:

83308 - מעגלים אלקטרוניים ספרתיים

דרישות נוספות:

מומלץ גם לקחת את קורס עקרונות תכנון מערכות דיגיטליות

מקורות:

  1. Zooker, David, et al. "Silicon Proven 1.8umX9.2um 65-nm Digital Bit Generator for Hardware Security Applications." IEEE Transactions on Circuits and Systems II: Express Briefs 66.10 (2019): 1713-1717.‏
  2. Zooker, David, et al. "Compact Sub-Vt Optical Sensor for the Detection of Fault Injection in Hardware Security Applications." 2019 10th IFIP International Conference on New Technologies, Mobility and Security (NTMS). IEEE, 2019.‏

231 Architecture design of low-power embedded DRAM

תכנון ארכיטקטורה של זכרון דינאמי מוטמע דל הספק

שם המנחה: אודם הראל
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

כיום רוב השטח של הצ'יפים אותם אנו רואים בכל מכשיר אלקטרוני יום-יומי מנוצל על ידי הזכרונות, לכן יש להם חשיבות רבה וקריטית כאשר מתכננים אותם. לשם כך, מנסים תמיד לפעול להקטנת שטחם, הקטנת צריכת ההספק שלכם ולייעל את הפונקציונליות. פרמטרים רבים נלקחים בחשבון הן ברמת ההתקן הבודד וגם למעלה בהיררכיית מימוש המאקרו של הזכרון.

מטרת הפרויקט:

מטרת הפרוייקט היא כאמור, ליצור ארכיטקטורה של זכרון יחד עם הפריפריות הנלוות אליו תוך כדי התחשבות בפרמטרים שיביאו לצמצום בשטח, הספק ומהירות רבה של הבלוק. ניצור ברמת ההתקן את הזכרון הדיגיטלי יחד עם הפריפריות השונות שנצטרך על מנת להפעיל את הזכרון לקריאה וכתיבה נכונה.

תכולת הפרויקט:

בפרוייקט זה, הסטודנטים יעבדו עם מערכת virtuoso על מנת לתכנן זכרון ברמת הסכימה והן הרמת הלייאוט. תחילה, ידרשו לתכנן איך יעבוד הזכרון ואילו פריפריות יידרשו על מנת ליצור בלוק יעיל ומשופר שיפיעלו את הזכרון. יחד עם זאת, ניצור בקר חיצוני ונלמד כיצד מוטמע זכרון במערכת מחשובית בימנו.

קורסי קדם:

מעגלים משלובים או/ו מעגלים ספרתיים (יחד עם המעבדה)

דרישות נוספות:

ידע ב virtuoso

מקורות:

  1. Gain-cell embedded DRAMs for low-power VLSI systems-on-chip / Pascal Meinerzhagen, Adam Teman, Robert Giterman, Noa Edri, Andreas Burg, Alexander Fish. Springer. https://link.springer.com/book/10.1007/978-3-319-60402-2

232 Efficient RISCV Interleaved processor

מעבד רב-תהליכי יעיל

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

עבור יישומים רבים נדרשת יכולת ניצול מקסימלי של משאבי המעבד להרצה במקביל של כמות גדולה ככל שניתן של תהליכים איטיים יחסית. במעבדים מסוג זה המטרה היא להשיג התפוקה מצטברת מקסימלית של כלל התהליכים הרצים כאשר זמן הריצה של כל תהליך שלעצמו מתחילתו ועד סוף הינו בעל חשיבות משנית.

מטרת הפרויקט:

פיתוח ומימוש גרסת תת-מעבד מזערי על בסיס ארכיטקטורת ריסק-5 אשר מספק יחס עלות/ביצוע אופטימלי להרצת כמות תהליכים מקבילה וכן התאמת סביבת כלי תכנון חמרה לשימוש נח במעבד.

תכולת הפרויקט:

הכרות מעמיקה עם ארכיטקטורת ריסק-5, תכנון ומימוש המעבד בשפת ורילוג וכלי סינתזה ועל FPGA, התאמת סביבת פיתוח תכנה למעבד, בדיקה של תפקוד המעבד בהשוואה למעבד מוטמע מקובל עבור מאפייני שימוש שונים. דגש על מימוש VLSI דיגיטלי

קורסי קדם:

  • תכן לוגי 83253
  • מעגלי ומערכות VLSI דיגיטליים 83612
  • עקרונות של תכנון מערכות דיגיטליות 83607 (יתרון, לא חובה, מומלץ לקחת במקביל)

דרישות נוספות:

ניסיון עבודה עם FPGA יתרון. (במידה ולא תידרש השלמת קורס/מעבדה רלוונטי במהלך השנה)

מקורות:

  1. https://en.wikipedia.org/wiki/Barrel_processor

מאמר רלוונטי להמחשה (הבנת רשות נוירונים אינה דרישה לפרויקט)

  1. M. AskariHemmat, O. Bilaniuk, S. Wagner, Y. Savaria and J. -P. David, "RISC-V Barrel Processor for Deep Neural Network Acceleration," 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021, pp. 1-5, doi: 10.1109/ISCAS51556.2021.9401617.

233 Adaptive fine grained delay mux

מעגל השהייה אדפטיבי ברזולוציה גבוהה

שם המנחה: אודי קרא
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

עבור ביצועים אופטימליים במנגנונים מתקדמים המשולבים במעגלי VLSI נדרשת לעיתים יכולת תכנות השהיית סיגנל דיגיטלי ברמת דיוק גבוהה במיוחד ברזולוציה של פיקו שניות ספורים, כמו כן על מנגנון ההשהיה להתאים ולתקן את עצמו באופן רציף לתנאי הטמפרטורה והמתח המשתנים של סביבה וכן שונות תהליך היצור בפועל המשפיעם על משמעותית תכונת ההשהיה.

מטרת הפרויקט:

פיתוח ומימוש מנגנון VLSI להשהיה מבוקר ואדפטיבי היכול להבטיח השהייה רצויה בדיוק וברזולוציה של מתחת ל 10ps

תכולת הפרויקט:

הבנה מעמיקה של פתרונות קיימים, הגדרת ומימוש הפתרון המוצע ורילוג וברמת ה LAYOUT , בדיקת איכות המעגל בסימולציית SPICE, שילוב המעגל באפליקציה הדורשת אותו כולל תכנות וניהול חוג הבקרה והדגמת פעילותו האפליקציה בסימולציות ורילוג ו SPICE, הכנת המעגל לקראת ייצור רכיב בדיקה.

קורסי קדם:

  • מעגלים משולבים ספרתיים 83313
  • מעגלי ומערכות VLSI דיגיטליים 83612 (יכול להילקח במקביל)
  • מעבדה למעגלים אלקטרוניים ספרתיים 83315

דרישות נוספות:

  • רקע בתכנון אנלוגי, יתרון (לא הכרחי)

מקורות:

  1. N. Corna, N. Lusardi, F. Garzetti, S. Salgaro, K. Quinones and A. Geraci, "Programmable Delay-Line with High-Resolution Time Steps Implemented in a Digital-to-Time Converter IP-Core for FPGAs and SoCs," 2020 IEEE Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), 2020, pp. 1-3, doi: 10.1109/NSS/MIC42677.2020.9507750. https://ieeexplore.ieee.org/document/9507750
  2. Abdulrazzaq, B.I., Abdul Halin, I., Kawahito, S. et al. A review on high-resolution CMOS delay lines: towards sub-picosecond jitter performance. SpringerPlus 5, 434 (2016). https://doi.org/10.1186/s40064-016-2090-z
    https://springerplus.springeropen.com/articles/10.1186/s40064-016-2090-z
  3. https://en.wikipedia.org/wiki/Delay-locked_loop

234 Energy Efficient Dual Mode Logic Digital Design

תכנון מעגלים דיגיטליים דלי הספק בלוגיקת DML

שם המנחה: ענבל סטנגר
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

לוגיקת Dual Mode Logic הינה לוגיקה שפותחה בקבוצה שלנו, המשלבת בין לוגיקת cmos הנפוצה, ובין לוגיקה דינאמית, ברמת השער (nand/nor וכדומה). בלוגיקה זו קיימים שני מצבי פעולה:

  • מצב סטטי- שבו יש חיסכון באנרגיה אך ביצועים נמוכים.
  • מצב דינמי- שבו הביצועים גבוהים אך צריכת האנרגיה גבוהה.

שילוב בין המצבים מביא לשיפור הן במהירות הפעולה והן בצריכת ההספק. הלוגיקה הראתה תוצאות טובות מאוד בטכנולוגיות שונות. האתגרים בלוגיקה זו רבים, החל מבחינה של גדלי הטרנזיסטורים בכל שער, דרך חיבור בין שערים שונים, ועד יצירת מודולים גדולים ומורכבים יותר. מתוך כך גם קיימות אינסוף אפשרויות למהנדס בתכנון ב-DML, והיכולות בלוגיקה זו רבות.

מטרת הפרויקט:

בפרויקט זה נבחן את לוגיקת DML בטכנולוגיות חדשות ועבור אפליקציות שונות.

תכולת הפרויקט:

בחינת מימוש הלוגיקה בטכנולוגיות מתקדמות, בחינת הארכיטקטורות השונות הנפוצות שבהן מימוש הלוגיקה יהיה יעיל ומימוש DML בארכיטקטורות החדשות. העבודה הינה באמצעות תוכנת הvirtuoso.

קורסי קדם:

  • קורס מעגלים ספרתיים 83-308
  • מעבדה למעגלים ספרתיים 83-315
  • מעגלים משולבים ספרתיים 83-313


מקורות:

  1. I. Levi and A. Fish, "Dual Mode Logic—Design for Energy Efficiency and High Performance," in IEEE Access, vol. 1, pp. 258-265, 2013, doi: 0.1109/ACCESS.2013.2262015.
  2. A. Kaizerman, S. Fisher and A. Fish, "Subthreshold Dual Mode Logic," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 5, pp. 979-983, May 2013, doi: 10.1109/TVLSI.2012.2198678.

235 Electrolyte Impedance Spectroscopy

איפיון אימפדנס של אלקטרוליט

שם המנחה: פיני טנדייטניק
אחראי/ת אקדמי/ת: פרופ' רחלה פופובצר

הרקע לפרויקט:

Electrochemical Impedance Spectroscopy (EIS) can provide detailed information regarding biochemical processes and electrolyte composition.
The EIS can provide insights about solution composition or the nature of the grafting or plated material on the electrodes [1,2]. The EIS can also be used in synthetic biology-based sensors [3]
A setup of 2,3,4 electrode setup [4,5] can be used for obtaining the measurements for a specific challenging problem. The advantages and the disadvantages of each strategy will be evaluated.

The PalmSens [6] commercial potentiostat system and the screen printed electrodes will be used as a baseline system for designing lower cost solution EIS setup which will be characterized and tested in this project.

This project is a collaboration with Prof. Drazen Jurisic (https://www.fer.unizg.hr/en/drazen.jurisic ) from Department of electronics in Zagreb University (he is an expert in analog circuits). As part of the ERASMUS project the students will visit Prof. Drazen Jurisic at his laboratory in Zagreb.

מטרת הפרויקט:

This project is about understanding of EIS and plan a low-cost system for EIS.

תכולת הפרויקט:

In this multi-disciplinary project, the student will learn how Electrochemical Impedance Spectroscopy can be used for material characterization. The project includes integration of analog and digital circuitry with wet biochemical material.

קורסי קדם:

  • מעגלים משולבים

 

מקורות:

  1. Popovtzer, Rachela, et al. "Electrochemical detection of biological reactions using a novel nano-bio-chip array." Sensors and Actuators B: Chemical 119.2 (2006): 664-672. (https://www.eng.biu.ac.il/rachelap/files/2012/05/Electrochemical-detect… )
  2. Popovtzer, Rachela, et al. "Novel integrated electrochemical nano-biochip for toxicity detection in water." Nano letters 5.6 (2005): 1023-1027.
  3. ( https://pubs.acs.org/doi/pdf/10.1021/nl0503227
  4. Din, M. Omar, et al. "Interfacing gene circuits with microelectronics through engineered population dynamics." Science advances 6.21 (2020): eaaz8344. (https://www.science.org/doi/10.1126/sciadv.aaz8344 )
  5. Franks, Wendy, et al. "Impedance characterization and modeling of electrodes for biomedical applications." Biomedical Engineering, IEEE Transactions on52.7 (2005): 1295-1302.
  6. Yoon, Gilwon. "Dielectric Properties of Body Fluids with Various Hematocrit Levels." World Acad. Sci. Eng. Technol 5 (2011): 1646-1649.
  7. Palmsens 4 Potentiostat , (https://www.bioanalytics.co.il/products/electrochemistry/palmsens-4-pot… )

236 Cold start circuits for Energy Harvesting

מעגלי אתחול לאגירת אנרגיה

שם המנחה: David Zagouri
אחראי/ת אקדמי/ת: פרופ' יוסף שור

הרקע לפרויקט:

Energy harvesters are IC’s which gather energy from the surrounding area. This can be RF, mechanical, thermal or optical energy. In principle, they operate without a battery or power source, so they need to be fully functional based on the energy which they harvest. To start them up, they require special low power circuits which can operate at very low voltages (sub 0.2V) and low currents (pA or nA). These circuits are very challenging to design, since they operate well below the device threshold voltage.

מטרת הפרויקט:

A research study will be conducted on different cold-start circuits. After this point, one of the circuits will be selected and the students involved will design it and prove its functionality. We will try to improve on the state-of-the-art and innovate in order to achieve better performance.

תכולת הפרויקט:

Once the research study on cold-start circuits is complete, the students will design a circuit using Virtuoso tools. The schematic of the circuit will be developed and the designed circuits will be simulated across the different process/voltage/temperature corners to guarantee a robust design. Some preliminary layout studies may also be conducted. This project, if successful, may be extended into a larger research study for a graduate student.

קורסי קדם:

LInear Circuits

דרישות נוספות:

high motivation

מקורות:

  1. S. Bose, T. Anand and M. L. Johnston, "Integrated Cold Start of a Boost Converter at 57 mV Using Cross-Coupled Complementary Charge Pumps and Ultra-Low-Voltage Ring Oscillator," in IEEE Journal of Solid-State Circuits, vol. 54, no. 10, pp. 2867-2878, Oct. 2019, doi: 10.1109/JSSC.2019.2930911.

237 Design and implementation guided architecture for Multi Ported Content-Addressable Memory

תכנון ויישום ארכיטקטורת זיכרון CAM מרובה פורטים מונחה מיקום

שם המנחה: חנן מרינברג
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

זיכרונות הינן אבן הבניין המרכזי בשבבים אלקטרוניים כיום וממומשים במגוון טכנולוגיות עבור צרכים שונים. בפרויקט זה, נתמקד בזיכרונות CAM מרובה פורטים הממומשים באמצעות תאים סטנדרטיים.

מטרת הפרויקט:

בפרויקט הזה נתעסק בלתכנן ליישם ולהרחיב בלוק שבמהותו הוא זיכרון, אבל מתוחכם יותר מ RAM סטנדרטי וכולל גם מעגלים דיגיטליים חישוביים.

תכולת הפרויקט:

בפרויקט תצטרכו ללמוד היטב את מבנה היחידה, לעבוד על האלגוריתמים לפיתוח, לפתח ארכיטקטורת חומרה מתאימה, וליישמה. להשתמש בכלי CAD מתקדמים בעזרת כלי חדשני למיקום מונחה שפיתחנו בבר-אילן.

קורסי קדם:

  • מעגלים אלקטרוניים ספרתיים 83-308.
  • מעגלים משולבים ספרתיים 83-313

 

מקורות:

https://en.wikipedia.org/wiki/Content-addressable_memory

238 Implementation of DNA based logic gates

מימוש מעגלים לוגיים המבוססים על מולקולות דנ"א

שם המנחה: נועה עדרי פריימן חן צרור אזנקוט
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

ניתן לממש מעגלי חישוב אשר מבוססים על האינטראקציה בין מולקולות DNA. תכנון ומימוש של שער מבוסס דנ"א מצריך תכנון קפדני של רצפי הדנ"א אשר מרכיבים את השער. בפרויקט זה נתמקד במימוש המעגלים במעבדה.

מטרת הפרויקט:

היכרות עם תחום החישוב מבוסס דנ"א. מימוש שער יחיד ולאחר מכן ניסיון למימוש של שרשור של מספר שערי דנ"א. כמו כן, הפרויקט יחקור את הפרמטרים הנדרשים להתאמת תוצאות המדידות לתוצאות סימולציה.

תכולת הפרויקט:

סקר ספרות והכרות עם מאמרי מפתח בתחום חישוב דנ"א. מימוש שער יחיד ושרשרת שערים לוגיים במעבדה. בחינה של הוצאת פרמטרי ניסוי על מנת לחזות את תוצאות המעבדה בסימולציה.

קורסי קדם:

  • מעגלים משולבים
  • חישוב ביולוגי

מקורות:

  1. Qian, Lulu, and Erik Winfree. 2011. “A Simple DNA Gate Motif for Synthesizing Large-Scale Circuits.” Journal of the Royal Society, Interface 8 (62): 1281–97. https://doi.org/10.1098/rsif.2010.0729.

  2. Qian, Lulu, and Erik Winfree. 2011. “Scaling up Digital Circuit Computation with DNA Strand Displacement Cascades.” Science (New York, N.Y.) 332 (6034): 1196–1201. https://doi.org/10.1126/science.1200520.

239 Hybrid memory for space applications

פיתוח זיכרון היברידי עמיד לקרינה המתאים לאפליקציות חלל

שם המנחה: נועה עדרי פריימן
אחראי/ת אקדמי/ת: פרופ' אלכס פיש

הרקע לפרויקט:

מעגלים אלקטרוניים אשר צריכים לעבוד בחלל חשופים לקרינה. קרינה זו משפיעה על מאפייני הטרנזיסטור וכתוצאה מכך יכולה לגרום לשינויים במעגל הלוגי בכלל ומעגלי זיכרון בפרט.

מטרת הפרויקט:

בפרויקט זה נחקור את השפעת הקרינה על מעגלי זיכרון. ננתח תאי זיכרון סטטיים ודינאמיים ונבחן את האפשרות לפיתוח מערך זיכרון היבירידי המשלב את שני סוגי התאים על מנת להשיג עמידות לקרינה, צריכת אנרגיה נמוכה ואפשרות לביצוע אופטימיזציה בשטח הזיכרון.

תכולת הפרויקט:

סקר ספרות על השפעת הקרינה על מעגלי זיכרון. בניית מערך זיכרון היברידי עמיד לקרינה המשלב תא זיכרון סטטי ודינאמי. סימולציות קרינה ובחינת השפעת הקרינה על מעגלי זיכרון בטכנולוגיות ייצור שונות.

קורסי קדם:

מעגלים משולבים

מקורות:

  1. Atias, L. (. 1. )., Teman, ( A., )2., R. (. 1. ). Giterman, P. (. 1. ). Meinerzhagen, and A. (. 1. ). Fish. 2016. “A Low-Voltage Radiation-Hardened 13T SRAM Bitcell for Ultralow Power Space Applications.” IEEE Transactions on Very Large Scale Integration (VLSI) Systems 24 (8): 2622-2633–2633. https://doi.org/10.1109/TVLSI.2016.2518220.

 

פרויקטים נוספים מומלצים

306 Quantum deap learning in multimode fibers

למידה עמוקה קוונטית בסיבים בעלי מודים רבים

שם המנחה: יובל תמיר
אחראי/ת אקדמי/ת: פרופ' מוטי פרידמן

הרקע לפרויקט:

מערכת למידה עמוקה שמנצלת יכולות של תקשורת קוונטית, תאפשר חישובים מורכבים בהרבה ממה שניתן לביצוע כיום. הסטודנטית ילמדו על למידה עמוקה ויפתחו מערכת שמנצלת אי לינאריות בסיבים מרובי מודים כדי לממש מערכת למידה עמוקה באמצעות אופטיקה.

מטרת הפרויקט:

הוכחת היתכנות של מערכת למידה עמוקה בסיבים

תכולת הפרויקט:

לימוד ומחקר על למידה עמוקה,
לימוד מערכות אופטיות לא לינאריות
לימוד ניצול תורת הקוונטים במערכות למידה עמוקה
מימוש מערכת למידה עמוקה בסיבים

קורסי קדם:

קוונטים, ליזרים

מקורות:

  1. Wiebe, N., Kapoor, A., & Svore, K.M. (2016). Quantum deep learning. Quantum Inf. Comput., 16, 541-587. https://arxiv.org/abs/1412.3489

309 Efficient coupling between optical fibers and photonic integrated circuits

ממשק יעיל בין סיבים אופטיים לבין מעגלים פוטוניים משולבים

שם המנחה: פרופ' אבי צדוק
אחראי/ת אקדמי/ת: פרופ' אבינועם צדוק

הרקע לפרויקט:

Photonic integrated circuits, primarily in silicon, are one of the grand technological challenge of our time. They are essential for the continued growth of communication within data centers, which enables internet and wireless connectivity. Light is guided in photonic integrated circuits within waveguides, with typical cross-sections below 1 micron. Outside the circuits, light propagates over long distances within optical fibers. In fiber, the optical mode occupies much larger sizes, on the order of 10 microns. The mismatch in size makes the coupling of light from fibers to devices and back highly inefficient. Simple and efficient coupling is the objective of much work in academia and industry

The Zadok group is working on photonic circuits in silicon for over a decade. The group is looking to develop simple interface structures that would allow the coupling of light from fiber to chip with at least 50% efficiency. The devices will be fabricated at Bar-Ilan University

מטרת הפרויקט:

The projet outcome is a photonic integrated circuit that includes standard waveguides and specialty interface structures that will be designed and tested by the students. The efficiency of the interface should be at least 50%

תכולת הפרויקט:

Analysis and modeling of the propagation of light in fibers and waveguides. Survey of literature describing the coupling of light between fibers and devices. Choice of leading solution path, which takes into account the feasibility of fabrication. Detailed design of the coupling interface. Characterization and testing. Data analysis, and critical comparison between design and experiment.

קורסי קדם:

  • שדות אלקטרומגנטיים (חובה)
  • תקשורת אופטית (חובה)
  • נושאים מתקדמים בתקשורת אופטית (רצוי).

מקורות:

סיכומי הרצאות של פרופ' צדוק בקורס Silicon Photonics (יתקבלו מאת המרצה)

310 Metasurfaces based optical filters

פילטרים ספקטרלים מבוססי מטא-משטחים

שם המנחה: תומר לוי
אחראי/ת אקדמי/ת: ד"ר תומר לוי

הרקע לפרויקט:

מטה משטחים הינם מבנים מהונדסים דו מיימדיים בעלי גודל אופיני הקטן מאורך גל של האור הפוגע ומאופינים בתכונות אופטיות ייחודיות אשר לא ניתן לקבל בעזרת חומרים טבעיים. כאשר אור פוגע במטא-משטח נוצרת אינטראקציה חזקה שיכולה לשנות את התכונות האופטיות של החומר בצורה דרמטית. לדוגמא ניתן לתכנן מטה-משטח אשר עבורו תהיה למשל 100% העברה/החזרה או בליעה, פיזור בזווית אנומליות, מטה משטח אשר עובד כעדשה שטוחה ועוד.

אחת המטרות העיקריות של פיתוח טכנולוגיה זאת היא להחליף את רכיבי האופטיקה הסטנדרטית שהינם גדולים יחסית ומגושמים, ברכיבים שטוחים דו מימידיים העשויים ממטה משטחים ובכך לגרום למזעור אדיר של רכיבים אופטיים, להוזלתם ולבצועים טובים יותר.

לתכנון ומימוש פילטרים ספקטרלים מבוססי מטה משטחים יש חשיבות גדולה בהרבה מאד שימושים של אופטיקה שטוחה בדימוי, גילוי, ספקטרוסקופיה וחישה. מימוש תכונות אקטיביות של רכיבים על ידי שינוי תגובתם הספקטרלית בזמן או במרחב תאפשר קפיצת מדרגה בפיתוח של רכיבים אקטיבים שטוחים.

מטרת הפרויקט:

מטרת הפרויקט היא לתכנן פילטרים ספקטרלים מתכווננים צרי סרט, המבוססים על מטה משטחים. הסטודנטים יחקרו את תכונות הפיזור והבליעה של ננו-אנטנות בודדות העשויות מחומרים שונים (מוליכים למחצה, חומרים דיאלקטריים), וגאומטריות שונות. משם יעברו הסטודנטים לתכנון מערכים דו מימדיים (מטה משטחים) ויחקרו את ביצועי הרכיב גם כתלול באור הגל של האור וגם כתגובה לפרמטרים חיצוניים כגון מתח/טמפ/לחץ ועוד.

תכולת הפרויקט:

לימוד תכונות פיזור ובליעה של חלקיקים קטנים מאורך גל. כתיבת קוד מטלאב/מתמטיקה או כלי אחר נומרי שיש במעבדה,לחישוב תכונות הפיזור של חלקיקים. סימולציה של רכיבים דו מימדיים בעזרת תוכנה ייעודית וניתוח ביצועים. הסטודנטים יבצעו מדידות במעבדה של תכונות אופטיות של הרכיבים או של חומרים חדשים מהם מורכבים הרכיבים

קורסי קדם:

  • מכניקה קוונטית שימושית
  • שדות אלקטרומגנטיים
  • מבוא לאופטיקה מודרנית
  • קוי תמסורת

דרישות נוספות:

matlab או mathematica

מקורות:

Bohren, Craig F., and Donald R. Huffman. Absorption and Scattering of Light by Small Particles / Craig F. Bohren, Donald R. Huffman. Wiley, 2004.

311 Active metasurface based on phase change materials

מטא-משטח אקטיבי מבוסס על חומר משנה פאזה

שם המנחה: תומר לוי
אחראי/ת אקדמי/ת: ד"ר תומר לוי

הרקע לפרויקט:

מטה משטחים הינם מבנים מהונדסים דו מיימדיים בעלי גודל אופיני הקטן מאורך גל של האור הפוגע ומאופינים בתכונות אופטיות ייחודיות אשר לא ניתן לקבל בעזרת חומרים טבעיים. כאשר אור פוגע במטה משטח נוצרת אינטראקציה חזקה שיכולה לשנות את התכונות האופטיות של החומר בצורה דרמטית. לדוגמא ניתן לתכנן מטה-משטח אשר עבורו תהיה למשל 100% העברה/החזרה או בליעה, פיזור בזווית אנומליות, מטה משטח אשר עובד כעדשה שטוחה ועוד.

אחת המטרות העיקריות של פיתוח טכנולוגיה זאת היא להחליף את רכיבי האופטיקה הסטנדרטית שהינם גדולים יחסית ומגושמים, ברכיבים שטוחים דו מימידיים העשויים ממטה משטחים ובכך לגרום למזעור אדיר של רכיבים אופטיים, להוזלתם ולבצועים טובים יותר.

לתכנון ומימוש פילטרים ספקטרלים מבוססי מטה משטחים יש חשיבות גדולה בהרבה מאד שימושים של אופטיקה שטוחה בדימוי, גילוי, ספקטרוסקופיה וחישה. מימוש תכונות אקטיביות של רכיבים על ידי שינוי תגובתם הספקטרלית בזמן או במרחב תאפשר קפיצת מדרגה בפיתוח של רכיבים אקטיבים שטוחים.

מטרת הפרויקט:

מטרת הפרויקט היא ללמוד את התכונות האופטיות של חומרים משני פאזה ולהשתמש בהם על מנת לתכנן רכיב ננופוטוני מבוסס מטא-משטח. רכיב כזה יכול למשל להיות שריג דיפרקציה מתכוונן שמסגול לפזר את האור בזוויות שונות כתלות בטמפ או בזרם שעובר בהתקן, פילטר ספקטרלי מתכוונן צר סרט, או עדשה עם מוקד מתכוונן.

תכולת הפרויקט:

הסטודנטים יחקרו את תכונות הפיזור והבליעה של ננו-אנטנות בודדות העשויות מחומר משנה פאזה בעל וגאומטריות שונות וימפו את תגובת האמפלטודה והפאזה שלהם. משימה זאת נעשת ע"י כתבית קוד מטלב אוממתמטיקה או ע"י שימוש בכלי נומרי שקיים במעבדה. משם יעברו הסטודנטים לתכנון מערכים דו מימדיים (מטה משטחים) ויחקרו את ביצועי הרכיב גם כתלול באור הגל של האור וגם כתגובה לפרמטרים חיצוניים

קורסי קדם:

  • מכניקה קוונטית שימושית
  • שדות אלקטרומגנטיים
  • מבוא לאופטיקה מודרנית
  • קוי תמסורת

דרישות נוספות:

matlab or mathematica

מקורות:

Bohren, Craig F., and Donald R. Huffman. Absorption and Scattering of Light by Small Particles / Craig F. Bohren, Donald R. Huffman. Wiley, 2004.

313 Integrated electrooptical devices for polarization control

התקנים אלקטרו אופטיים משולבים לשליטה על קיטוב לתקשורת אופטית

שם המנחה: בוריס דסיאטוב
אחראי/ת אקדמי/ת: ד"ר בוריס דסיאטוב

הרקע לפרויקט:

בעשורים האחרונים חלה התקדמות משמעותית בתחום של העברת אינפורמציה בעזרת אור של לייזר בין שרתים, מחשבים ורכיבים שונים. מערכות תקשורת אופטיות של היום חסומות ביכולת שלהם להעביר כמות גדולה של מידע ולכן דרושות דרגות חופש חדשות (כמו קיטוב של אור) על מנת לקודד נפח יותר גדול של מידה שניתן להעביר בערוצי תקשורת הקיימים. הפרויקט יכלול תיכנון מפורט של רכיבים לשליטה על קיטוב של האור בפלטפורמה של אופטיקה על-שבב והתנסות במדידה של התקנים פוטונים.

מטרת הפרויקט:

פרויקט זה יעסוק בתכנון ופיתוח של התקן אלקטרו אופטי לשליטה בקיטוב האור במוליכי גלים משולבים.

תכולת הפרויקט:

  • סקר ספרות על מוליכי גלים והתקנים לסיבוב קיטוב
  • לימוד הנושא של מוליכי גלים והתקנים המבוססים עליהם באופטיקה משולבת
  • תכנון נומרי של הרכיבים
  • רכישת מיומנות במערך המדידה
  • ביצוע מדידות
  • התאמה בין תוצאות המדידות למודלים נומריים
  • כתיבת דו"ח מסכם

קורסי קדם:

  • מבוא לאופטיקה מודרנית ואלקטרואופטיקה.
  • תקשורת אופטית 83-466 בסמסטר א' שנה ד'

דרישות נוספות:

עשויים לעזור אם יילקחו במקביל: ננו-פוטוניקה 83-678 בסמסטר ב' שנה ד'.

מקורות:

  1. Zhang, Y., He, Y., Zhu, Q. et al. On-chip silicon polarization and mode handling devices. Front. Optoelectron. 11, 77–91 (2018). https://doi.org/10.1007/s12200-018-0772-6

314 Design and developing of photonic spectral splitters

תכנון ואפיון של מפצלים ספקטרליים בפוטוניקה משולבת

שם המנחה: בוריס דסיאטוב
אחראי/ת אקדמי/ת: בוריס דסיאטוב

הרקע לפרויקט:

אופטיקה משולבת מאפשרת מזעור של מערכות אופטיות גדולות לממדים קטנים ושילובם על גבי שבבים אופטיים זעירים. על מנת לנצל את רוחב סרט המירבי ולהעביר כמות גדולה של אינפורמציה ניתן להעביר מספר אורכי גל בו זמנית באותו מוליך גל (ערוץ תקשורת באופטיקה משולבת) ולכן יש צורך בהתקנים לפיצול ואיחוד של מקורות אור שונים על גבי שבבים אופטיים. בפרויקט זה נלמד את שיטות שונות ומגבלות שלהם לפיצול ואיחוד של סיגנלים אופטיים באופטיקה משולבת.

מטרת הפרויקט:

תכנון מדגים לסינון וניתוב סיגנלים אופטיים לפי אורכי גל שלהם.

תכולת הפרויקט:

• סקר ספרות על מוליכי גלים
• לימוד הנושא של מוליכי גלים והתקנים המבוססים עליהם באופטיקה משולבת
• תכנון נומרי של הרכיבים
• רכישת מיומנות במערך המדידה
• ביצוע מדידות
• התאמה בין תוצאות המדידות למודלים נומריים
• כתיבת דו"ח מסכם

קורסי קדם:

מבוא לאופטיקה מודרנית ואלקטרואופטיקה.
תקשורת אופטית 83-466 בסמסטר א' שנה ד'.

דרישות נוספות:

עשויים לעזור אם יילקחו במקביל: ננו-פוטוניקה 83-678 בסמסטר ב' שנה ד'.

מקורות:

Li, A., Fainman, Y. On-chip spectrometers using stratified waveguide filters. Nat Commun 12, 2704 (2021). https://doi.org/10.1038/s41467-021-23001-6

315 Integration of Machine Learning in optical simulations

שימוש בלמידת מכונה לחישוביות של מבנים פוטונים

שם המנחה: בוריס דסיאטוב
אחראי/ת אקדמי/ת: ד"ר בוריס דסיאטוב

הרקע לפרויקט:

אופטיקה משולבת היא פלטפורמה טכנולוגית מבטיחה לשימושים רבים בתקשורת אופטית ,חישוביות אופטית, חישה ואופטיקה קוונטית. תיכנון של התקנים ומערכות אופטיות דורש משאבים חישוביים רבים ולכן במשך תקופה ארוכה הושקעו מאמצים רבים לפתח יכולות של אופטמזציה עבור חישובים וסימולציות אופטיות. למידה חישובית היא כלי חדש ומתקדם בעל פוטנציאל אדיר שניתן להשתמש בו למטרות רבות ומגוונות של אופטימיזציה. אנו נרצה לפתח כלים שימושיים המבוססים על למידת מכונות לצורך תיכנון ואופטמזציה של מבניים פוטונים.

מטרת הפרויקט:

פיתוח ושימוש בכלים נומריים המבוססים על למידה חישובית לצורך תיכנון ואופטמזציה של התקנים אלקטרו אופטיים

תכולת הפרויקט:

• סקר ספרות על מוליכי גלים ולמידה חישובית
• לימוד הנושא של מוליכי גלים והתקנים המבוססים עליהם באופטיקה משולבת
• ביצוע סימולציות ואופטמזציה של פרמטרים עבור מוליכי גלים ומהודים אופטיים
• כתיבת דו"ח מסכם

קורסי קדם:

מבוא לאופטיקה מודרנית ואלקטרואופטיקה.
תקשורת אופטית 83-466 בסמסטר א' שנה ד'.

דרישות נוספות:

עשויים לעזור אם יילקחו במקביל: ננו-פוטוניקה 83-678 בסמסטר ב' שנה ד'.

מקורות:

Ma, W., Liu, Z., Kudyshev, Z.A. et al. Deep learning for the design of photonic structures. Nat. Photonics 15, 77–90 (2021). https://doi.org/10.1038/s41566-020-0685-y

319 Development and testing of fiber drawing system and for fabrication of in-fiber photonic devices

פיתוח מערכת אופטית למשיכת סיבים ולייצור התקנים פנים סיביים עבור עיבוד פוטוני

שם המנחה: משה סינואני
אחראי/ת אקדמי/ת: פרופ' זאב זלבסקי

הרקע לפרויקט:

במעבדה פותחה יכולת של יצירת התקנים בתוך סיב עי בניית preform מתאים וחימומו תוך הפעלת מנועי משיכה. תוכנת בקרה השולטת בצורה מבוקרת על תהליך החימום ומהירות ועוצמת המשיכה קובעת את שטח החתך של ההתקן הפנים-סיבי שמיוצר. מחקר בפרויקט זה כולל הבנה בתוכנת בקרה ושליטה ממחשב, הבנה אופטית והבנה של תהליכי תרמו-מכאניים בזכוכית

מטרת הפרויקט:

שכלול מערכת קיימת למשיכת סיבים

תכולת הפרויקט:

פיתוח תוכנה משופרת למשיכת סיבים וליצירת התקנים פנים סיביים

קורסי קדם:

מבוא אופטיקה, לייזרים

מקורות:

R. Aharoni, L. Bidani, M. Sinvani and Z. Zalevsky, “Initiatory concept of localized CO2 laser based tapering rig for realization of in-fiber devices,” Optics Engineering 51(7), 075002 (2012).

906 Tile-based Many-Core architectures to allow scalable Distributed computing - core design

ארכיטקטורות מרובת ליבות למחשוב מבוזר - תכנון המעבד

שם המנחה: עמיחי בן-דוד
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Tile-based Many-Core architectures to allow scalable Distributed computing.

This is a "mega project" with several components. This group will focus on the core design.

Achieved by Designing a Tile (router + mem + core) that can simply connect to neighboring Tiles.
The project will be hosted on a repository on github and will be using git as our version & merge control.

  • Will be using "milestones", "issues", and other project managing features that github provides.
  • We will be using the student version modelsim & quartus to simulate our design & load to FPGA in Windows environment.
  • We will be using the free RISCV GCC (windows version)

מטרת הפרויקט:

Design of core and integration into open source

תכולת הפרויקט:

Design a 7 Stage RISCV core with IPC ~0.8 (RV32IM+Csr) - main task of this group.
Design a Mesh HW router. (4 directions)
Integrate the core+mem+router into a "Tile"
Integrate multiple instances of the Tile into the top-level fabric architecture.
Load the design to an FPGA - (will have VGA tile to allow visual feedback from FPGA)
Design the API & SW stack to execute parallel computations to accelerate
Design SW to run Algorithms such as compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

קורסי קדם:

  • תכן לוגי - חובה

דרישות נוספות:

רצוי לקחת קורסים מבנה מחשב ספרתי, ארכיטקטורת מחשבים, עקרונות תכנון מערכות דיגיטליות

מקורות:

  1. SystemVerilog Logic Design: building blocks of a ManyCore Fabric. (RISCV Core - RV32ICsr, Mem(I+D), Mesh Router, IO)
  2. SystemVerilog Verification: Design the TB and the Design & Debug environment per IP + Fabric level verification. (TB, Stimuli & sequences, Trackers, Checkers, Logs, assertions)
  3. C, Assembly, MachineCode: Design the SW Stack libraries & API to communicate with the Many-core Distributed computing.
  4. The Distributed computing Algorithms: Compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

907 Building Tile-based Many-Core architectures to allow scalable Distributed computing - Router design

תכנון ארכיטקטורה מרובת ליבות למחשוב מבוזר - תכנון הנתב

שם המנחה: עמיחי בן דוד
אחראי/ת אקדמי/ת: פרופ' אדם תימן

הרקע לפרויקט:

Tile-based Many-Core architectures to allow scalable Distributed computing.

This is a "mega project" with several groups working together. This group will focus on the router design.

Achieved by Designing a Tile (router + mem + core) that can simply connect to neighboring Tiles.
The project will be hosted on a repository on github and will be using git as our version & merge control.
- Will be using "milestones", "issues", and other project managing features that github provides.
- We will be using the student version modelsim & quartus to simulate our design & load to FPGA in Windows environment.
- We will be using the free RISCV GCC (windows version)

מטרת הפרויקט:

Design the mesh HW router for the project "Tile"

תכולת הפרויקט:

Design a 7 Stage RISCV core with IPC ~0.8 (RV32IM+Csr)
Design a Mesh HW router. (4 directions) - The main task of this group.
Integrate the core+mem+router into a "Tile"
Integrate multiple instances of the Tile into the top-level fabric architecture.
Load the design to an FPGA - (will have VGA tile to allow visual feedback from FPGA)
Design the API & SW stack to execute parallel computations to accelerate
Design SW to run Algorithms such as compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering

קורסי קדם:

  • תכן לוגי - חובה

 

דרישות נוספות:

  • מבנה מחשב ספרתי
  • ארכיטקטורת מחשבים
  • עקרונות תכנון מערכות דיגיטליות - רצוי לקחת

 

מקורות:

  1. SystemVerilog Logic Design: building blocks of a ManyCore Fabric. (RISCV Core - RV32ICsr, Mem(I+D), Mesh Router, IO)
  2. SystemVerilog Verification: Design the TB and the Design & Debug environment per IP + Fabric level verification. (TB, Stimuli & sequences, Trackers, Checkers, Logs, assertions)
  3. C, Assembly, MachineCode: Design the SW Stack libraries & API to communicate with the Many-core Distributed computing.
  4. The Distributed computing Algorithms: Compression & extractions, Encryption & description, AI inference neural network, Image processing & Filtering